1位全加器的vhdl設計 通過兩個半加起實現
資源簡介:1位全加器的vhdl設計 通過兩個半加起實現
上傳時間: 2017-01-12
上傳用戶:徐孺
資源簡介:全加器的詳細設計思路和用vhdl語言編寫的詳細源代碼
上傳時間: 2014-01-12
上傳用戶:zhaiyanzhong
資源簡介:2級流水線實現的8位全加器的vhdl代碼,適用于altera系列的FPGA/CPLD
上傳時間: 2014-06-15
上傳用戶:zhanditian
資源簡介:8位全加器的vhdl描述,可用MAX+plusⅡ運行測試
上傳時間: 2014-01-16
上傳用戶:erkuizhang
資源簡介:8位全加器的vhdl語言描述,有需要的頂一下。
上傳時間: 2017-05-30
上傳用戶:aysyzxzm
資源簡介:全加器的vhdl程序實現及仿真
上傳時間: 2014-01-13
上傳用戶:hoperingcong
資源簡介:一位全減器的VHDL的設計報告,里面包含完整的程序
上傳時間: 2015-07-23
上傳用戶:黃華強
資源簡介:雙向控制全加器的vhdl實現 內含ISE工程文件
上傳時間: 2014-01-22
上傳用戶:cjl42111
資源簡介:一個全加器的vhdl程序,經過編譯和仿真.
上傳時間: 2013-12-24
上傳用戶:xhz1993
資源簡介:用例化語句和case語句編寫的全加器的vhdl描述。
上傳時間: 2017-06-15
上傳用戶:zhangyi99104144
資源簡介:利用兩個半加器來組成的全加器,是簡單的vhdl語言入門
上傳時間: 2017-06-09
上傳用戶:leixinzhuo
資源簡介:16位并行相關器的vhdl程序
上傳時間: 2015-03-02
上傳用戶:er1219
資源簡介:8位大小比較器的vhdl源代碼,Magnitude Comparator vhdl description of a 4-bit magnitude comparator with expansion inputs
上傳時間: 2015-04-15
上傳用戶:guanliya
資源簡介:設計一個字節(8 位)比較器。 要求:比較兩個字節的大小,如a[7:0]大于 b[7:0]輸出高電平,否則輸出低電平,改寫測試 模型,使其能進行比較全面的測試 。
上傳時間: 2015-11-07
上傳用戶:manking0408
資源簡介:三篇關于Viterbi FPGA編譯碼器的優化設計文檔: 1、Viterbi譯碼器的FPGA設計實現與優化.pdf 2、Viterbi譯碼器的低功耗設計.pdf 3、基于FPGA的高速并行Viterbi譯碼器的設計與實現.pdf
上傳時間: 2013-11-27
上傳用戶:邶刖
資源簡介:2選1多路選擇器的vhdl完整描述,即可以直接綜合出實現相應功能的邏輯電路及其功能器件。圖6-1是此描述對應的邏輯圖或者器件圖
上傳時間: 2017-01-24
上傳用戶:源弋弋
資源簡介:一種新的turbo碼的交織編碼器的vhdl設計,用的是螺旋輸入。
上傳時間: 2013-12-21
上傳用戶:hongmo
資源簡介:一個關于漢字糾錯碼器的vhdl設計
上傳時間: 2017-09-09
上傳用戶:watch100
資源簡介:PROTEUS下仿真LPC2106,運行UCOS設計的計數器程序,通過兩個按鍵來控制加減計數器,并輸出數碼管顯示。包括源程序和仿真電路。
上傳時間: 2013-12-23
上傳用戶:woshiayin
資源簡介:通過兩個信號量來實現兩個線程間的同步,完成了互斥功能.
上傳時間: 2014-01-07
上傳用戶:refent
資源簡介:[vhdl經典設計26例]--在xilinx芯片上調試通過--[01--1位全加器][02--2選1多路選擇器][03--8位硬件加法器][04--7段數碼顯示譯碼器][05--8位串入并出寄存器][6--8位并入串出寄存器][7--內部三態總線][8--含清零和同步時鐘使能的4位加法計數器][9--數控分頻器][1...
上傳時間: 2014-09-06
上傳用戶:han_zh
資源簡介:基于eda中vhdl語言的一位全加器的設計,詳細的設計過程和實驗現象,相互學習
上傳時間: 2014-01-15
上傳用戶:baiom
資源簡介:用vhdl語言采用串行方法實現用1位全加器實現4位全加器
上傳時間: 2016-05-27
上傳用戶:hongmo
資源簡介:這是一個利用MAX PULL 制作的vhdl的四位全加器的程序 如果有需要仿真圖的 請叫站長聯系我
上傳時間: 2014-05-31
上傳用戶:lht618
資源簡介:此程序是用vhdl硬件描述語言編寫的,實現四位全加器的功能
上傳時間: 2017-01-07
上傳用戶:天誠24
資源簡介:用vhdl寫的一個8位全加器的實驗程序,供新手參考
上傳時間: 2017-03-03
上傳用戶:lx9076
資源簡介:1位全加器 可以進行1位的二進制碼的加法 想進行改進 改為4位或8位的全加器代碼
上傳時間: 2017-06-21
上傳用戶:希醬大魔王
資源簡介:本設計是設計了一個4位全加器的內容,是由4個一位全加器串聯而成的
上傳時間: 2017-08-15
上傳用戶:水口鴻勝電器
資源簡介:本程序是在一位全加器的基礎上設計一個16位的加法器,用Verilog HDL語言描述.
上傳時間: 2013-12-03
上傳用戶:moerwang
資源簡介:本設計是用32位的并行全加器的,可以實現浮點運算!
上傳時間: 2014-01-22
上傳用戶:WMC_geophy