用VHDL語言實(shí)現(xiàn)8-3線編碼器，16-4線編碼器
資源簡(jiǎn)介：用VHDL語言實(shí)現(xiàn)8-3線編碼器，16-4線編碼器
上傳時(shí)間： 2016-10-21
上傳用戶：阿四AIR
資源簡(jiǎn)介：這是用VHDL語言編寫的3-8編碼器，可以看到程序簡(jiǎn)單可行
上傳時(shí)間： 2017-01-19
上傳用戶：愛死愛死
資源簡(jiǎn)介：用VHDL語言實(shí)現(xiàn)TDMA編碼,簡(jiǎn)單，明了。看標(biāo)注就可以看懂
上傳時(shí)間： 2014-01-17
上傳用戶：linlin
資源簡(jiǎn)介：利用一塊芯片完成除時(shí)鐘源、按鍵、揚(yáng)聲器和顯示器（數(shù)碼管）之外的所有數(shù)字電路功能。所有數(shù)字邏輯功能都在CPLD器件上用VHDL語言實(shí)現(xiàn)。這樣設(shè)計(jì)具有體積小、設(shè)計(jì)周期短（設(shè)計(jì)過程中即可實(shí)現(xiàn)時(shí)序仿真）、調(diào)試方便、故障率低、修改升級(jí)容易等特點(diǎn)。 本設(shè)計(jì)采用...
上傳時(shí)間： 2014-01-02
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資源簡(jiǎn)介：用VHDL語言實(shí)現(xiàn)CCD圖象采集系統(tǒng)，針對(duì)TCD1205線陣CCD傳感器
上傳時(shí)間： 2016-07-30
上傳用戶：yulg
資源簡(jiǎn)介：用VHDL語言實(shí)現(xiàn)一個(gè)10秒倒計(jì)時(shí)電路，要求使用8*8點(diǎn)陣顯示計(jì)時(shí)結(jié)果
上傳時(shí)間： 2013-12-09
上傳用戶：aa54
資源簡(jiǎn)介：用VHDL語言實(shí)現(xiàn)的基于FPGA的交換機(jī)設(shè)計(jì)
上傳時(shí)間： 2013-04-24
上傳用戶：歸海惜雪
資源簡(jiǎn)介：利用一塊芯片完成除時(shí)鐘源、按鍵、揚(yáng)聲器和顯示器（數(shù)碼管）之外的所有數(shù)字電路功能。所有數(shù)字邏輯功能都在CPLD器件上用VHDL語言實(shí)現(xiàn)。這樣設(shè)計(jì)具有體積小、設(shè)計(jì)周期短（設(shè)計(jì)過程中即可實(shí)現(xiàn)時(shí)序仿真）、調(diào)試方便、故障率低、修改升級(jí)容易等特點(diǎn)
上傳時(shí)間： 2013-08-11
上傳用戶：hn891122
資源簡(jiǎn)介：FPGA串口界面調(diào)試程序,用VHDL語言實(shí)現(xiàn)
上傳時(shí)間： 2013-08-11
上傳用戶：362279997
資源簡(jiǎn)介：此程序用通過PFGA用VHDL語言實(shí)現(xiàn)了傅立葉變換，希望對(duì)大家有用
上傳時(shí)間： 2013-08-30
上傳用戶：tonyshao
資源簡(jiǎn)介：用C語言實(shí)現(xiàn)哈夫曼編碼壓縮的逆過程對(duì)于掌握數(shù)據(jù)壓縮原理有重要的積淀作用
上傳時(shí)間： 2015-03-21
上傳用戶：dianxin61
資源簡(jiǎn)介：用VHDL語言實(shí)現(xiàn)的ARM處理器的標(biāo)準(zhǔn)內(nèi)核的源代碼程序，可在重用
上傳時(shí)間： 2013-12-11
上傳用戶：稀世之寶039
資源簡(jiǎn)介：用C語言實(shí)現(xiàn)哈夫曼編碼對(duì)文件進(jìn)行壓縮,并沒有通過類來實(shí)現(xiàn),只是用標(biāo)準(zhǔn)的C語言中結(jié)構(gòu)實(shí)現(xiàn)的,代碼內(nèi)部說明比較詳細(xì),具體可以看代碼,包括對(duì)文件的編碼也解碼.
上傳時(shí)間： 2015-03-28
上傳用戶：JasonC
資源簡(jiǎn)介：本程序是用VHDL語言實(shí)現(xiàn)異步通信控制器， hao1.vhd為主程序，hao1.scf為仿真波形
上傳時(shí)間： 2015-05-25
上傳用戶：yt1993410
資源簡(jiǎn)介：利用VHDL語言實(shí)現(xiàn)8位到32位的雙向數(shù)據(jù)轉(zhuǎn)換
上傳時(shí)間： 2014-01-26
上傳用戶：www240697738
資源簡(jiǎn)介：用VHDL語言實(shí)現(xiàn)六分頻，并且已經(jīng)通過編譯和仿真。由此可舉一反三，實(shí)現(xiàn)任意偶數(shù)次分頻。
上傳時(shí)間： 2015-09-19
上傳用戶：yyq123456789
資源簡(jiǎn)介：用VHDL語言實(shí)現(xiàn)DDS直接數(shù)字頻率合成器的設(shè)計(jì)，采用正弦RAM表，可實(shí)現(xiàn)頻率可控的正弦數(shù)字信號(hào)，編譯、仿真通過。
上傳時(shí)間： 2014-01-04
上傳用戶：蟲蟲蟲蟲蟲蟲
資源簡(jiǎn)介：用VHDL語言實(shí)現(xiàn)數(shù)顯時(shí)鐘，devid200.vhd為分頻模塊，scan.vhd為L(zhǎng)ED掃描模塊，timecount.vhd為計(jì)數(shù)模塊
上傳時(shí)間： 2013-12-25
上傳用戶：gtf1207
資源簡(jiǎn)介：用VHDL語言實(shí)現(xiàn)0--100范圍內(nèi)簡(jiǎn)單計(jì)算器功能的源代碼，包括加減乘除四種運(yùn)算功能
上傳時(shí)間： 2015-11-04
上傳用戶：bibirnovis
資源簡(jiǎn)介：用VHDL語言實(shí)現(xiàn)的控制DS18B20構(gòu)成測(cè)溫儀表的程序，包含了全部代碼，可顯示最高精度
上傳時(shí)間： 2015-11-04
上傳用戶：agent
資源簡(jiǎn)介：此程序用通過PFGA用VHDL語言實(shí)現(xiàn)了傅立葉變換，希望對(duì)大家有用
上傳時(shí)間： 2014-01-19
上傳用戶：zhoujunzhen
資源簡(jiǎn)介：本程序是用VHDL語言實(shí)現(xiàn)電子密碼鎖功能,整個(gè)系統(tǒng)分為三大模塊,一為控制模塊,二為鍵盤顯示模塊,三為處理模塊
上傳時(shí)間： 2014-01-15
上傳用戶：hakim
資源簡(jiǎn)介：本程序是用VHDL語言實(shí)現(xiàn)對(duì)AD控制，內(nèi)含源代碼，仿真結(jié)果及解釋說明。相信大家看了就會(huì)明白
上傳時(shí)間： 2013-11-29
上傳用戶：cx111111
資源簡(jiǎn)介：本程序用VHDL語言實(shí)現(xiàn)二輸入或門的邏輯功能，程序簡(jiǎn)單明了，可供初學(xué)VHDL語言者參考。
上傳時(shí)間： 2016-01-09
上傳用戶：極客
資源簡(jiǎn)介：本文件是用C語言實(shí)現(xiàn)的3層BP神經(jīng)網(wǎng)絡(luò)，結(jié)構(gòu)清晰，模塊合理，是學(xué)習(xí)神經(jīng)網(wǎng)絡(luò)的很好的例子
上傳時(shí)間： 2013-11-25
上傳用戶：星仔
資源簡(jiǎn)介：用VHDL語言實(shí)現(xiàn)樂曲演奏器的設(shè)計(jì) 這是學(xué)習(xí)VHDL語言的經(jīng)典例子
上傳時(shí)間： 2016-02-09
上傳用戶：qb1993225
資源簡(jiǎn)介：用VHDL語言實(shí)現(xiàn)多功能數(shù)字鐘的設(shè)計(jì) 這是學(xué)習(xí)VHDL語言的經(jīng)典例子
上傳時(shí)間： 2014-12-20
上傳用戶：chongcongying
資源簡(jiǎn)介：用VHDL語言實(shí)現(xiàn)模可變計(jì)數(shù)器的設(shè)計(jì) 這是學(xué)習(xí)VHDL語言的經(jīng)典例子
上傳時(shí)間： 2013-12-27
上傳用戶：dongbaobao
資源簡(jiǎn)介：用VHDL語言實(shí)現(xiàn)交通燈控制的設(shè)計(jì) 這是學(xué)習(xí)VHDL語言的經(jīng)典例子
上傳時(shí)間： 2016-02-09
上傳用戶：Miyuki
資源簡(jiǎn)介：用VHDL語言實(shí)現(xiàn)序列檢測(cè)器的設(shè)計(jì) 這是學(xué)習(xí)VHDL語言的經(jīng)典例子
上傳時(shí)間： 2014-11-29
上傳用戶：hzy5825468
