基于Xilinx FPGA ip核的使用實(shí)例
資源簡(jiǎn)介:基于Xilinx FPGA ip核的使用實(shí)例
上傳時(shí)間: 2015-04-19
上傳用戶(hù):ThomasAnn
資源簡(jiǎn)介:基于ep3c25的altera sdi ip核的使用,串并轉(zhuǎn)換和并串轉(zhuǎn)換
上傳時(shí)間: 2013-12-17
上傳用戶(hù):fanboynet
資源簡(jiǎn)介:基于EP3C25的Altera SDI IP核的使用
上傳時(shí)間: 2014-01-25
上傳用戶(hù):caiiicc
資源簡(jiǎn)介:該文檔介紹的是IP核的使用方法,主要是ISE中的IP核
上傳時(shí)間: 2013-12-25
上傳用戶(hù):lili123
資源簡(jiǎn)介:介紹了SoPC(System on a Programmable Chip)系統(tǒng)的概念和特點(diǎn),給出了基于PLB總線的異步串行通信(UART)IP核的硬件設(shè)計(jì)和實(shí)現(xiàn)。通過(guò)將設(shè)計(jì)好的UART IP核集成到SoPC系統(tǒng)中加以驗(yàn)證,證明了所設(shè)計(jì)的UART IP核可以正常工作。該設(shè)計(jì)方案為其他基于SoPC系統(tǒng)IP核...
上傳時(shí)間: 2013-11-12
上傳用戶(hù):894448095
資源簡(jiǎn)介:基于FPGA的GPIB接口IP核的研究與設(shè)計(jì)
上傳時(shí)間: 2013-11-04
上傳用戶(hù):bensonlly
資源簡(jiǎn)介:隨著計(jì)算機(jī)及其外圍設(shè)備的發(fā)展,傳統(tǒng)的并行接口和串行接口在靈活性和接口擴(kuò)展等方面存在的缺陷愈來(lái)愈不可回避,并逐漸成為計(jì)算機(jī)通信的瓶頸。在這種情況下,通用串行總線(Universal Serial Bus,USB)誕生了。USB由于具有傳輸速率高、價(jià)格便宜、使用方便、靈活...
上傳時(shí)間: 2013-06-30
上傳用戶(hù):nanfeicui
資源簡(jiǎn)介:基于Xilinx FPGA的DDRSDRAM的Verilog控制代碼,使用的FPGA為Virtex-4,實(shí)現(xiàn)對(duì)DDRSDRAM的簡(jiǎn)單控制(對(duì)一系列地址的寫(xiě)入和讀?。?。
上傳時(shí)間: 2013-08-07
上傳用戶(hù):ainimao
資源簡(jiǎn)介:設(shè)計(jì)了一款基于Avalon總線的8051MCU IP核。它支持MCS-51指令集,優(yōu)化內(nèi)部的結(jié)構(gòu),通過(guò)采用流水線技術(shù)、指令映射技術(shù)、指令預(yù)取技術(shù)、微代碼技術(shù)等極大的提高了IP核的工作速度,使IP核在100MHz時(shí)鐘下,能夠單周期執(zhí)行一條指令。本設(shè)計(jì)使用Modelsim軟件完成了功...
上傳時(shí)間: 2013-11-02
上傳用戶(hù):gundan
資源簡(jiǎn)介:基于FPGA的GPIB接口IP核的研究與設(shè)計(jì)
上傳時(shí)間: 2013-10-19
上傳用戶(hù):wudu0932
資源簡(jiǎn)介:ALTERA的FPGA的IP核的源代碼,為使用ALTERA的FPGA的相關(guān)設(shè)計(jì)提供參考.
上傳時(shí)間: 2015-04-18
上傳用戶(hù):ruan2570406
資源簡(jiǎn)介:基于CPLD/FPGA的SPI控制的IP核的實(shí)現(xiàn)spi_master
上傳時(shí)間: 2016-06-20
上傳用戶(hù):sxdtlqqjl
資源簡(jiǎn)介:關(guān)于FPGA的一些常識(shí)及含IP核的VHDL設(shè)計(jì)源代碼。
上傳時(shí)間: 2013-09-03
上傳用戶(hù):tsfh
資源簡(jiǎn)介: QuartusII中利用免費(fèi)IP核的設(shè)計(jì) 作者:雷達(dá)室 以設(shè)計(jì)雙端口RAM為例說(shuō)明。 Step1:打開(kāi)QuartusII,選擇File—New Project Wizard,創(chuàng)建新工程,出現(xiàn)圖示對(duì)話框,點(diǎn)擊Next;
上傳時(shí)間: 2014-12-28
上傳用戶(hù):fghygef
資源簡(jiǎn)介:《基于Xilinx FPGA的OFDM通信系統(tǒng)基帶設(shè)計(jì)》附帶的代碼
上傳時(shí)間: 2014-01-10
上傳用戶(hù):15501536189
資源簡(jiǎn)介:基于Xilinx FPGA的DDRSDRAM的Verilog控制代碼,使用的FPGA為Virtex-4,實(shí)現(xiàn)對(duì)DDRSDRAM的簡(jiǎn)單控制(對(duì)一系列地址的寫(xiě)入和讀?。?。
上傳時(shí)間: 2014-01-22
上傳用戶(hù):duoshen1989
資源簡(jiǎn)介:基于ep3c10e144 FPGA +雙核8位AD928設(shè)計(jì)的雙通道示波器quartus8.0 verilog 工程源碼+ PDF硬件原理圖,雙通道示波器應(yīng)用到FPGA主控與雙核8位AD9288,AD9288是一款雙核8位單芯片采樣模數(shù)轉(zhuǎn)換器(ADC),內(nèi)置片內(nèi)采樣保持電路,專(zhuān)門(mén)針對(duì)低成本、低功耗、小尺寸和...
上傳時(shí)間: 2022-01-21
上傳用戶(hù):
資源簡(jiǎn)介:altera的FFT IP核的用戶(hù)手冊(cè),介紹了如何使用ALTERA IP核生成FFT核,如何設(shè)置參數(shù)并講述了如何仿真,適用于通信方面的FPGA設(shè)計(jì)工程師,學(xué)生
上傳時(shí)間: 2013-04-24
上傳用戶(hù):wanqunsheng
資源簡(jiǎn)介: QuartusII中利用免費(fèi)IP核的設(shè)計(jì) 作者:雷達(dá)室 以設(shè)計(jì)雙端口RAM為例說(shuō)明。 Step1:打開(kāi)QuartusII,選擇File—New Project Wizard,創(chuàng)建新工程,出現(xiàn)圖示對(duì)話框,點(diǎn)擊Next;
上傳時(shí)間: 2013-10-18
上傳用戶(hù):909000580
資源簡(jiǎn)介:《基于Xilinx FPGA的OFDM通信系統(tǒng)基帶設(shè)計(jì)》附帶的代碼
上傳時(shí)間: 2013-12-21
上傳用戶(hù):王慶才
資源簡(jiǎn)介:摘要 探討了IP 核的驗(yàn)證與測(cè)試的方法及其和 VHDL語(yǔ)言在 IC 設(shè)計(jì)中的應(yīng)用 并給出了其在RISC8 框架 CPU 核中的下載實(shí)例.
上傳時(shí)間: 2014-07-11
上傳用戶(hù):lunshaomo
資源簡(jiǎn)介:一組開(kāi)發(fā)基于XILINX FPGA開(kāi)發(fā)DSP算法的應(yīng)用資料,具有實(shí)用性,可操作性。(1)
上傳時(shí)間: 2013-11-27
上傳用戶(hù):qoovoop
資源簡(jiǎn)介:一組開(kāi)發(fā)基于XILINX FPGA開(kāi)發(fā)DSP算法的應(yīng)用資料,具有實(shí)用性,可操作性。(2)
上傳時(shí)間: 2015-05-28
上傳用戶(hù):jiahao131
資源簡(jiǎn)介:一組開(kāi)發(fā)基于XILINX FPGA開(kāi)發(fā)DSP算法的應(yīng)用資料,具有實(shí)用性,可操作性。(3)
上傳時(shí)間: 2013-12-08
上傳用戶(hù):鳳臨西北
資源簡(jiǎn)介:一組開(kāi)發(fā)基于XILINX FPGA開(kāi)發(fā)DSP算法的應(yīng)用資料,具有實(shí)用性,可操作性。(4)
上傳時(shí)間: 2015-05-28
上傳用戶(hù):changeboy
資源簡(jiǎn)介:一組開(kāi)發(fā)基于XILINX FPGA開(kāi)發(fā)DSP算法的應(yīng)用資料,具有實(shí)用性,可操作性。(5)
上傳時(shí)間: 2013-12-18
上傳用戶(hù):sjyy1001
資源簡(jiǎn)介:關(guān)于FPGA的一些常識(shí)及含IP核的VHDL設(shè)計(jì)源代碼。
上傳時(shí)間: 2013-12-11
上傳用戶(hù):xmsmh
資源簡(jiǎn)介:基于Xilinx-XUPV2P開(kāi)發(fā)平臺(tái)的嵌入式系統(tǒng)實(shí)驗(yàn)例程:實(shí)驗(yàn)2為硬件設(shè)計(jì)添加IP
上傳時(shí)間: 2014-12-05
上傳用戶(hù):lacsx
資源簡(jiǎn)介:基于Xilinx-XUPV2P開(kāi)發(fā)平臺(tái)的嵌入式系統(tǒng)實(shí)驗(yàn)例程:實(shí)驗(yàn)3為系統(tǒng)創(chuàng)建和添加自行定制IP
上傳時(shí)間: 2014-01-11
上傳用戶(hù):大三三
資源簡(jiǎn)介:wishbone總線的VHDL源代碼 wishbone適用于與FPGA中IP核的高速通信,其接口簡(jiǎn)單,速度快 成為ip通信的主流
上傳時(shí)間: 2014-01-09
上傳用戶(hù):maizezhen