本文件提供了用verilog HDL語(yǔ)言實(shí)現(xiàn)的8位超前進(jìn)位加法器,充分說(shuō)明了超前進(jìn)位加法器和普通加法器之間的區(qū)別.
標(biāo)簽： verilog 加法器 HDL 進(jìn)位
上傳時(shí)間： 2013-12-17
上傳用戶(hù)：ynwbosss
turbo碼的verilog程序，有意者請(qǐng)下載。
標(biāo)簽： verilog turbo 程序
上傳時(shí)間： 2013-12-18
上傳用戶(hù)：teddysha
umti協(xié)議中的usb1.1的verilog原文件，可公實(shí)現(xiàn)usb2.0做參考
標(biāo)簽： verilog umti 1.1 usb
上傳用戶(hù)：hongmo
usb1.1的verilog源代碼。以及其測(cè)試仿真文件，現(xiàn)在很難找其測(cè)試文件既testbench
標(biāo)簽： verilog usb 1.1 源代碼
上傳時(shí)間： 2013-12-15
上傳用戶(hù)：yuanyuan123
Learning and Making Decisions When Costs and Probabilities are Both Unknown
標(biāo)簽： Probabilities Decisions and Learning
上傳時(shí)間： 2014-01-21
上傳用戶(hù)：waitingfy
verilog HDL原碼 一種簡(jiǎn)單的同步FIFO原碼，可以被綜合
標(biāo)簽： verilog FIFO HDL
上傳時(shí)間： 2013-12-28
上傳用戶(hù)：qwe1234
華為內(nèi)部的verilog教材的ppt版本。比較詳細(xì)。
標(biāo)簽： verilog 華為 教材
上傳時(shí)間： 2015-08-12
上傳用戶(hù)：WMC_geophy
verilog程序，實(shí)現(xiàn)兩個(gè)16bit數(shù)乘法，采用booth算法，基于狀態(tài)機(jī)實(shí)現(xiàn)，分層次為datapath和controller兩個(gè)子模塊，testBench測(cè)試通過(guò)
標(biāo)簽： verilog 程序
上傳時(shí)間： 2015-08-13
上傳用戶(hù)：xinyuzhiqiwuwu
verilog實(shí)現(xiàn)電子時(shí)鐘模塊，輸入60Hz時(shí)鐘信號(hào)和復(fù)位，輸出時(shí)分秒，共6位，每位7段輸出用于驅(qū)動(dòng)
標(biāo)簽： verilog 電子時(shí)鐘 模塊
上傳用戶(hù)：王楚楚
verilog實(shí)現(xiàn)，UDP描述帶有異步復(fù)位的正邊沿觸發(fā)D觸發(fā)器，test測(cè)試通過(guò)
標(biāo)簽： verilog
上傳時(shí)間： 2013-12-27
上傳用戶(hù)：yulg
蟲(chóng)蟲(chóng)下載站版權(quán)所有 京ICP備2021023401號(hào)-1
