減1計數器 一、設計要求 用verilog HDl語言設計一個計數器。 要求計數器具有異步置位/復位功能，可以進行自增和自減計數，其計數周期為2^N（N為二進制位數）。 二、設計原理 輸入/輸出說明： d：異步置數數據輸入； q：當前計數器數據輸出； clock：時鐘脈沖； count_en：計數器計數使能控制（1：計數/0：停止計數）； updown：計數器進行自加/自減運算控制（1：自加/0：自減）； load_d
標簽： Verilog 計數器 HDL 減
上傳時間： 2015-03-28
上傳用戶：zycidjl
我用過的verilog HDl寫的SDRAM core源程序,經過測試應用
標簽： verilog SDRAM core hdl
上傳時間： 2015-03-31
上傳用戶：15071087253
verilog HDl硬件描述語言的教程
標簽： Verilog HDL 硬件描述語言 教程
上傳時間： 2015-04-04
上傳用戶：lnnn30
verilog HDl. for igginner. tutorial in word file1 KAMPATE
標簽： igginner tutorial verilog KAMPATE
上傳時間： 2015-04-07
上傳用戶：chenxichenyue
用verilog HDl實現I2C總線功能，對I2C總線有很大幫助
標簽： Verilog HDL I2C 總線
上傳時間： 2013-12-28
上傳用戶：ouyangtongze
上傳時間： 2013-12-31
上傳用戶：zhouchang199
此設計采用verilog HDl硬件語言設計,在掌宇開發板上實現. 將整個電路分為兩個子模塊，一個提供同步信號（H_SYNC和V_SYNC）及像素位置信息；另一個接收像素位置信息，并輸出顏色信號。這樣便于進行圖形修改，同時也容易實現
標簽： Verilog HDL 硬件語言設計 開發板
上傳時間： 2015-04-11
上傳用戶：myworkpost
采用verilog HDl設計,在掌宇智能開發板上得到實現 根據搶答器的原理，整個電路可劃分為三部分：采樣電路、門控電路和譯碼電路
標簽： Verilog HDL 開發板 搶答器
上傳時間： 2013-12-21
上傳用戶：zgu489
采用verilog HDl設計，在Altera EP1S10S780C6開發板上實現 選取6MHz為基準頻率，演奏的是梁祝樂曲
標簽： Verilog HDL
上傳用戶：chongcongying
初學verilog HDl時 找的好資料 大家共享
標簽： verilog HDL 家
上傳時間： 2015-04-19
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