《ALTERA FPGA/CPLD高級篇》高速DDR存儲器數(shù)據(jù)接口設(shè)計(jì)實(shí)例
標(biāo)簽： ALTERA FPGA CPLD DDR
上傳時間： 2014-01-08
上傳用戶：zmy123
《ALTERA FPGACPLD高級篇》高速串行差分接口（HSDI）設(shè)計(jì)實(shí)例
標(biāo)簽： FPGACPLD ALTERA HSDI 高速串行
上傳時間： 2014-12-08
上傳用戶：xjz632
《ALTERA FPGACPLD高級篇》LogicLock設(shè)計(jì)實(shí)例
標(biāo)簽： LogicLock FPGACPLD ALTERA 設(shè)計(jì)實(shí)例
上傳時間： 2014-01-07
上傳用戶：zaizaibang
altera i2c slave ip核verilog 編寫
標(biāo)簽： verilog altera slave i2c
上傳時間： 2013-12-09
上傳用戶：nanxia
This an exercise in using finite state machines.基于ALTERA的DE2開發(fā) 平臺，設(shè)計(jì)一個有限狀態(tài)機(jī)FSM(finite state machines).
標(biāo)簽： exercise machines ALTERA finite
上傳時間： 2013-12-28
上傳用戶：邶刖
Altera usb blaster 資料
上傳時間： 2013-12-18
上傳用戶：黃華強(qiáng)
分頻器是FPGA設(shè)計(jì)中使用頻率非常高的基本單元之一。盡管目前在大部分設(shè)計(jì)中還廣泛使用集成鎖相環(huán)(如altera的PLL，Xilinx的DLL)來進(jìn)行時鐘的分頻、倍頻以及相移設(shè)計(jì)，但是，對于時鐘要求不太嚴(yán)格的設(shè)計(jì)，通過自主設(shè)計(jì)進(jìn)行時鐘分頻的實(shí)現(xiàn)方法仍然非常流行。首先這種方法可以節(jié)省鎖相環(huán)資源，再者，這種方式只消耗不多的邏輯單元就可以達(dá)到對時鐘操作的目的。 偶數(shù)倍分頻：偶數(shù)倍分頻應(yīng)該是大家都比較熟悉的分頻，通過計(jì)數(shù)器計(jì)數(shù)是完全可以實(shí)現(xiàn)的。如進(jìn)行N倍偶數(shù)分頻，那么可以通過由待分頻的時鐘觸發(fā)計(jì)數(shù)器計(jì)數(shù)，當(dāng)計(jì)數(shù)器從0計(jì)數(shù)到N/2-1時，輸出時鐘進(jìn)行翻轉(zhuǎn)，并給計(jì)數(shù)器一個復(fù)位信號，使得下一個時鐘從零開始計(jì)數(shù)。以此循環(huán)下去。這種方法可以實(shí)現(xiàn)任意的偶數(shù)分頻。
上傳時間： 2016-06-14
上傳用戶：wpwpwlxwlx
altera公司max2系列開發(fā)板原理圖，希望大家喜歡。
標(biāo)簽： altera max2 開發(fā)板原理圖
上傳時間： 2016-06-14
上傳用戶：bcjtao
現(xiàn)代通信系統(tǒng)要求通信距離遠(yuǎn)、通信容量大、傳輸質(zhì)量好。作為其關(guān)鍵技術(shù)之一的調(diào)制解調(diào)技術(shù)一直是人們研究的一 個重要方向。討論和仿真實(shí)現(xiàn)了基于FPGA的數(shù)字化DPSK調(diào)制解調(diào)系統(tǒng)。用Altera公司的FPGA開發(fā)平臺Quartus II 3.0實(shí)現(xiàn)了一 個對基帶信號的DPSK調(diào)制解調(diào)系統(tǒng)模型的仿真。
標(biāo)簽： Altera FPGA DPSK 現(xiàn)代通信
上傳時間： 2016-06-15
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在ALTERA公司的EPM570上實(shí)現(xiàn)的電機(jī)脈沖算法，編碼器反饋技術(shù)算法，已實(shí)際應(yīng)用。
標(biāo)簽： ALTERA 570 EPM 電機(jī)
上傳時間： 2016-06-15
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