附件是一款PCB阻抗匹配計(jì)算工具，點(diǎn)擊CITS25.exe直接打開使用，無需安裝。附件還帶有PCB連板的一些計(jì)算方法，連板的排法和PCB聯(lián)板的設(shè)計(jì)驗(yàn)驗(yàn)。 PCB設(shè)計(jì)的經(jīng)驗(yàn)建議: 1.一般連板長寬比率為1：1~2.5：1,同時(shí)注意For FuJi Machine:a.最大進(jìn)板尺寸為:450*350mm, 2.針對有金手指的部分,板邊處需作掏空處理,建議不作為連板的部位. 3.連板方向以同一方向?yàn)閮?yōu)先,考量對稱防呆,特殊情況另作處理. 4.連板掏空長度超過板長度的1/2時(shí),需加補(bǔ)強(qiáng)邊. 5.陰陽板的設(shè)計(jì)需作特殊考量. 6.工藝邊需根據(jù)實(shí)際需要作設(shè)計(jì)調(diào)整,軌道邊一般不少於6mm,實(shí)際中需考量板邊零件的排布,軌道設(shè)備正常卡壓距離為不少於3mm,及符合實(shí)際要求下的連板經(jīng)濟(jì)性. 7.FIDUCIAL MARK或稱光學(xué)定位點(diǎn),一般設(shè)計(jì)在對角處,為2個(gè)或4個(gè),同時(shí)MARK點(diǎn)面需平整,無氧化,脫落現(xiàn)象;定位孔設(shè)計(jì)在板邊,為對稱設(shè)計(jì),一般為4個(gè),直徑為3mm,公差為±0.01inch. 8.V-cut深度需根據(jù)連板大小及基板板厚考量,角度建議為不少於45°. 9.連板設(shè)計(jì)的同時(shí),需基於基板的分板方式考量<人工(治具)還是使用分板設(shè)備>. 10.使用針孔(郵票孔)聯(lián)接：需請考慮斷裂后的毛刺,及是否影響COB工序的Bonding機(jī)上的夾具穩(wěn)定工作,還應(yīng)考慮是否有無影響插件過軌道,及是否影響裝配組裝.
標(biāo)簽： PCB 阻抗匹配 計(jì)算工具 教程
上傳時(shí)間： 2014-12-31
上傳用戶：sunshine1402
軟件
標(biāo)簽： 傳動(dòng)
上傳時(shí)間： 2013-11-14
上傳用戶：zukfu
IP核生成文件：（Xilinx/Altera 同） IP核生成器生成 ip 后有兩個(gè)文件對我們比較有用，假設(shè)生成了一個(gè) asyn_fifo 的核，則asyn_fifo.veo 給出了例化該核方式（或者在 Edit－》Language Template-》COREGEN 中找到verilog/VHDL 的例化方式）。asyn_fifo.v 是該核的行為模型，主要調(diào)用了 xilinx 行為模型庫的模塊，仿真時(shí)該文件也要加入工程。（在 ISE中點(diǎn)中該核，在對應(yīng)的 processes 窗口中運(yùn)行“ View Verilog Functional Model ”即可查看該 .v 文件）。如下圖所示。
上傳時(shí)間： 2013-10-20
上傳用戶：lingfei
已通過CE認(rèn)證。（為什么要選擇經(jīng)過CE認(rèn)證的編程器？） 程速度無與倫比,逼近芯片理論極限。 基本配置48腳流行驅(qū)動(dòng)電路。所選購的適配器都是通用的（插在DIP48鎖緊座上），即支持同封裝所有類型器件，48腳及以下DIP器件無需適配器直接支持。通用適配器保證快速新器件支持。I/O電平由DAC控制，直接支持低達(dá)1.5V的低壓器件。 更先進(jìn)的波形驅(qū)動(dòng)電路極大抑制工作噪聲,配合IC廠家認(rèn)證的算法,無論是低電壓器件、二手器件還是低品質(zhì)器件均能保證極高的編程良品率。編程結(jié)果可選擇高低雙電壓校驗(yàn),保證結(jié)果持久穩(wěn)固。 支持FLASH、EPROM、EEPROM、MCU、PLD等器件。支持新器件僅需升級軟件（免費(fèi)）。可測試SRAM、標(biāo)準(zhǔn)TTL/COMS電路，并能自動(dòng)判斷型號。 自動(dòng)檢測芯片錯(cuò)插和管腳接觸不良,避免損壞器件。 完善的過流保護(hù)功能,避免損壞編程器。 邏輯測試功能。可測試和自動(dòng)識(shí)別標(biāo)準(zhǔn)TTL/CMOS邏輯電路和用戶自定義測試向量的非標(biāo)準(zhǔn)邏輯電路。 豐富的軟件功能簡化操作，提高效率，避免出錯(cuò)，對用戶關(guān)懷備至。工程（Project）將用戶關(guān)于對象器件的各種操作、設(shè)置，包括器件型號設(shè)定、燒寫文件的調(diào)入、配置位的設(shè)定、批處理命令等保存在工程文件中，每次運(yùn)行時(shí)一步進(jìn)入寫片操作。器件型號選擇和文件載入均有歷史（History）記錄，方便再次選擇。批處理（Auto）命令允許用戶將擦除、查空、編程、校驗(yàn)、加密等常用命令序列隨心所欲地組織成一步完成的單一命令。量產(chǎn)模式下一旦芯片正確插入CPU即自動(dòng)啟動(dòng)批處理命令，無須人工按鍵。自動(dòng)序列號功能按用戶要求自動(dòng)生成并寫入序列號。借助于開放的API用戶可以在線動(dòng)態(tài)修改數(shù)據(jù)BUFFER，使每片芯片內(nèi)容均不同。器件型號選錯(cuò)，軟件按照實(shí)際讀出的ID提示相近的候選型號。自動(dòng)識(shí)別文件格式, 自動(dòng)提示文件地址溢出。 軟件支持WINDOWS98/ME/NT/2000/XP操作系統(tǒng)（中英文）。 器件型號 編程(秒) 校驗(yàn)(秒) P+V (s) Type 28F320W18 9 4.5 13.5 32Mb FLASH 28F640W30 18 9 27 64Mb FLASH AM29DL640E 38.3 10.6 48.9 64Mb FLASH MB84VD21182DA 9.6 2.9 12.5 16Mb FLASH MB84VD23280FA 38.3 10.6 48.9 64Mb FLASH LRS1381 13.3 4.6 19.9 32Mb FLASH M36W432TG 11.8 4.6 16.4 32Mb FLASH MBM29DL323TE 17.5 5.5 23.3 32Mb FLASH AT89C55WD 2.1 1 3.1 20KB MCU P89C51RD2B 4.6 0.9 5.5 64KB MCU
標(biāo)簽： superpro 280 驅(qū)動(dòng) 編程器軟件
上傳時(shí)間： 2013-10-18
上傳用戶：suicoe
附件是一款PCB阻抗匹配計(jì)算工具，點(diǎn)擊CITS25.exe直接打開使用，無需安裝。附件還帶有PCB連板的一些計(jì)算方法，連板的排法和PCB聯(lián)板的設(shè)計(jì)驗(yàn)驗(yàn)。 PCB設(shè)計(jì)的經(jīng)驗(yàn)建議: 1.一般連板長寬比率為1：1~2.5：1,同時(shí)注意For FuJi Machine:a.最大進(jìn)板尺寸為:450*350mm, 2.針對有金手指的部分,板邊處需作掏空處理,建議不作為連板的部位. 3.連板方向以同一方向?yàn)閮?yōu)先,考量對稱防呆,特殊情況另作處理. 4.連板掏空長度超過板長度的1/2時(shí),需加補(bǔ)強(qiáng)邊. 5.陰陽板的設(shè)計(jì)需作特殊考量. 6.工藝邊需根據(jù)實(shí)際需要作設(shè)計(jì)調(diào)整,軌道邊一般不少於6mm,實(shí)際中需考量板邊零件的排布,軌道設(shè)備正常卡壓距離為不少於3mm,及符合實(shí)際要求下的連板經(jīng)濟(jì)性. 7.FIDUCIAL MARK或稱光學(xué)定位點(diǎn),一般設(shè)計(jì)在對角處,為2個(gè)或4個(gè),同時(shí)MARK點(diǎn)面需平整,無氧化,脫落現(xiàn)象;定位孔設(shè)計(jì)在板邊,為對稱設(shè)計(jì),一般為4個(gè),直徑為3mm,公差為±0.01inch. 8.V-cut深度需根據(jù)連板大小及基板板厚考量,角度建議為不少於45°. 9.連板設(shè)計(jì)的同時(shí),需基於基板的分板方式考量<人工(治具)還是使用分板設(shè)備>. 10.使用針孔(郵票孔)聯(lián)接：需請考慮斷裂后的毛刺,及是否影響COB工序的Bonding機(jī)上的夾具穩(wěn)定工作,還應(yīng)考慮是否有無影響插件過軌道,及是否影響裝配組裝.
標(biāo)簽： PCB 阻抗匹配 計(jì)算工具 教程
上傳時(shí)間： 2013-10-15
上傳用戶：3294322651
軟件
標(biāo)簽： 傳動(dòng)
上傳時(shí)間： 2013-10-31
上傳用戶：liangliang123
中文版詳情瀏覽：http://www.elecfans.com/emb/fpga/20130715324029.html Xilinx UltraScale:The Next-Generation Architecture for Your Next-Generation Architecture The Xilinx® UltraScale™ architecture delivers unprecedented levels of integration and capability with ASIC-class system- level performance for the most demanding applications. The UltraScale architecture is the industr y's f irst application of leading-edge ASIC architectural enhancements in an All Programmable architecture that scales from 20 nm planar through 16 nm FinFET technologies and beyond, in addition to scaling from monolithic through 3D ICs. Through analytical co-optimization with the X ilinx V ivado® Design Suite, the UltraScale architecture provides massive routing capacity while intelligently resolving typical bottlenecks in ways never before possible. This design synergy achieves greater than 90% utilization with no performance degradation. Some of the UltraScale architecture breakthroughs include: • Strategic placement (virtually anywhere on the die) of ASIC-like system clocks, reducing clock skew by up to 50% • Latency-producing pipelining is virtually unnecessary in systems with massively parallel bus architecture, increasing system speed and capability • Potential timing-closure problems and interconnect bottlenecks are eliminated, even in systems requiring 90% or more resource utilization • 3D IC integration makes it possible to build larger devices one process generation ahead of the current industr y standard • Greatly increased system performance, including multi-gigabit serial transceivers, I/O, and memor y bandwidth is available within even smaller system power budgets • Greatly enhanced DSP and packet handling The Xilinx UltraScale architecture opens up whole new dimensions for designers of ultra-high-capacity solutions.
標(biāo)簽： UltraScale Xilinx 架構(gòu)
上傳時(shí)間： 2013-11-21
上傳用戶：wxqman
白皮書：采用低成本FPGA實(shí)現(xiàn)高效的低功耗PCIe接口 了解一個(gè)基于DDR3存儲(chǔ)器控制器的真實(shí)PCI Express® （PCIe®） Gen1x4參考設(shè)計(jì)演示高效的Cyclone V FPGA怎樣降低系統(tǒng)總成本，同時(shí)實(shí)現(xiàn)性能和功耗目標(biāo)。點(diǎn)擊馬上下載！
上傳時(shí)間： 2013-10-18
上傳用戶：康郎
電子發(fā)燒友網(wǎng)核心提示：Altera公司昨日宣布，在業(yè)界率先在28 nm FPGA器件上成功測試了復(fù)數(shù)高性能浮點(diǎn)數(shù)字信號處理（DSP）設(shè)計(jì)。獨(dú)立技術(shù)分析公司Berkeley設(shè)計(jì)技術(shù)有限公司（BDTI）驗(yàn)證了能夠在 Altera Stratix V和Arria V 28 nm FPGA開發(fā)套件上簡單方便的高效實(shí)現(xiàn)Altera浮點(diǎn)DSP設(shè)計(jì)流程，同時(shí)驗(yàn)證了要求較高的浮點(diǎn)DSP應(yīng)用的性能。本文是BDTI完整的FPGA浮點(diǎn)DSP分析報(bào)告。 Altera的浮點(diǎn)DSP設(shè)計(jì)流程經(jīng)過規(guī)劃，能夠快速適應(yīng)可參數(shù)賦值接口的設(shè)計(jì)更改，其工作環(huán)境包括來自MathWorks的MATLAB和 Simulink，以及Altera的DSP Builder高級模塊庫，支持FPGA設(shè)計(jì)人員比傳統(tǒng)HDL設(shè)計(jì)更迅速的實(shí)現(xiàn)并驗(yàn)證復(fù)數(shù)浮點(diǎn)算法。這一設(shè)計(jì)流程非常適合設(shè)計(jì)人員在應(yīng)用中采用高性能 DSP，這些應(yīng)用包括，雷達(dá)、無線基站、工業(yè)自動(dòng)化、儀表和醫(yī)療圖像等。
上傳時(shí)間： 2015-01-01
上傳用戶：sunshie
不少使用CAD的朋友在找CAD填充圖案，附件是小編收集的近千種cad填充圖案打包，供CAD學(xué)習(xí)和使用者參考，希望對大家能有所幫助。以下是cad填充圖案使用說明。 CAD填充圖案使用說明： 1、將填充名改成自己比較容易識(shí)別的名稱，但要注意填充文件和填充名要完全一致（不用區(qū)分大小寫）。 我收集的這些填充圖案有些是中文名稱，很容易就知道填充圖案的類型。有些是英文名，本來我想將這些英文名都改成中文名的填充。 我可以提供大家方法。先用記事本打開其中一個(gè)填充文件，如下圖所示： 圖中打開的填充名為b043,文件名也必須為043，否則CAD是不認(rèn)的。類似上圖所示的填充，如果希望CAD的填充列表中直接顯示中文，方便查找，你就需要先用記事本將PAT文件打開，復(fù)制“板巖”，選中b043,粘貼將其替換成“板巖”，關(guān)閉并保存文件。選中文件后單擊文件名進(jìn)入重命名轉(zhuǎn)臺(tái)，選中前面的B043,CTRl+V粘貼，將"B043.pat"修改成"板巖.pat"。 修改的最終效果類似下圖所示的“六邊形蜂窩轉(zhuǎn)”填充。 2、不建議將所有收集的填充都一次性復(fù)制到CAD的填充目錄（patterns）下。 如果將大量填充都復(fù)制到CAD的填充目錄下，在填充時(shí)效率并不高，因?yàn)橐谏锨ХN填充中找出你要使用的填充，也不是一件簡單的事情。因此我建議不要做加法，而是應(yīng)該做減法，將自己可能用到的填充保留，把根本不會(huì)用到的填充刪除。 對于這個(gè)壓縮包也是如此，當(dāng)需要使用其中某種填充時(shí)，你再將填充拷過去。 3、如何在這么多填充圖案中找到自己需要的填充圖案。 由于有些填充圖案用的是英文名，可以分別通過文件名和包含文字來搜索你要找的填充名來判斷在這些填充中是否有你需要的填充。如果找到的是一個(gè)英文名稱的填充文件，你可以參照第一點(diǎn)中的方法進(jìn)行修改，方便使用。
上傳時(shí)間： 2013-11-02
上傳用戶：lhw888
蟲蟲下載站版權(quán)所有 京ICP備2021023401號-1
