TDD-CDMA Downlink using joint transmission
標(biāo)簽： transmission TDD-CDMA Downlink joint
上傳時(shí)間： 2013-12-09
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JPEG(joint Photographic Expert Group,聯(lián)合攝影專家組)編碼的數(shù)據(jù)執(zhí)行解壓縮的各項(xiàng)功能.JPEG的VHDL實(shí)現(xiàn)代碼
標(biāo)簽： JPEG Photographic Expert Group
上傳時(shí)間： 2016-12-23
上傳用戶：熊少鋒
Draft ITU-T Recommendation and Final Draft International Standard of joint Video Specification (ITU-T Rec. H.264 | ISO/IEC 14496-10 AVC)
標(biāo)簽： Draft Recommendation International Specification
上傳時(shí)間： 2017-02-16
上傳用戶：gaome
This document contains a detailed description of the usage and configuration of the JSVM [joint Scalable Video Model] software for the Scalable Video Coding [SVC] project of the joint Video Team [JVT] of the ISO/IEC Moving Pictures Experts Group [MPEG] and the ITU-T Video Coding Experts Group [VCEG]. It provides information how to build the software on Windows32 and Linux platforms. It contains a description of the usage and configuration for the binaries built from the software package, including examples for spatial, SNR and combined scalability scenarios. Guidelines for the integration and validation of new tools in the software are provided.
標(biāo)簽： configuration description the document
上傳時(shí)間： 2017-03-26
上傳用戶：sz_hjbf
Control of Robot Manipulators in joint Space
標(biāo)簽： Manipulators Control Robot joint
上傳時(shí)間： 2017-08-06
上傳用戶：linlin
H.264簡介 H.264是ITU-T的視頻編碼專家組(VCEG)和ISO/IEC的活動圖像編碼專家組(MPEG)的聯(lián)合視頻組(JVT:joint videoteam)開發(fā)的一個(gè)新的數(shù)字視頻編碼標(biāo)準(zhǔn),它既是ITU-T的H.264,又是ISO/IEC的MPEG-4的第10部分。
標(biāo)簽： 264 videoteam ITU-T joint
上傳時(shí)間： 2017-08-13
上傳用戶：hustfanenze
隨著半導(dǎo)體制造技術(shù)不斷的進(jìn)步，SOC(System On a Chip)是未來IC產(chǎn)業(yè)技術(shù)研究關(guān)注的重點(diǎn)。由于SOC設(shè)計(jì)的日趨復(fù)雜化，芯片的面積增大，芯片功能復(fù)雜程度增大，其設(shè)計(jì)驗(yàn)證工作也愈加繁瑣。復(fù)雜ASIC設(shè)計(jì)功能驗(yàn)證已經(jīng)成為整個(gè)設(shè)計(jì)中最大的瓶頸。 使用FPGA系統(tǒng)對ASIC設(shè)計(jì)進(jìn)行功能驗(yàn)證，就是利用FPGA器件實(shí)現(xiàn)用戶待驗(yàn)證的IC設(shè)計(jì)。利用測試向量或通過真實(shí)目標(biāo)系統(tǒng)產(chǎn)生激勵(lì)，驗(yàn)證和測試芯片的邏輯功能。通過使用FPGA系統(tǒng)，可在ASIC設(shè)計(jì)的早期，驗(yàn)證芯片設(shè)計(jì)功能，支持硬件、軟件及整個(gè)系統(tǒng)的并行開發(fā)，并能檢查硬件和軟件兼容性，同時(shí)還可在目標(biāo)系統(tǒng)中同時(shí)測試系統(tǒng)中運(yùn)行的實(shí)際軟件。FPGA仿真的突出優(yōu)點(diǎn)是速度快，能夠?qū)崟r(shí)仿真用戶設(shè)計(jì)所需的對各種輸入激勵(lì)。由于一些SOC驗(yàn)證需要處理大量實(shí)時(shí)數(shù)據(jù)，而FPGA作為硬件系統(tǒng)，突出優(yōu)點(diǎn)是速度快，實(shí)時(shí)性好。可以將SOC軟件調(diào)試系統(tǒng)的開發(fā)和ASIC的開發(fā)同時(shí)進(jìn)行。 此設(shè)計(jì)以ALTERA公司的FPGA為主體來構(gòu)建驗(yàn)證系統(tǒng)硬件平臺，在FPGA中通過加入嵌入式軟核處理器NIOS II和定制的JTAG(joint Test ActionGroup)邏輯來構(gòu)建與PC的調(diào)試驗(yàn)證數(shù)據(jù)鏈路，并采用定制的JTAG邏輯產(chǎn)生測試向量，通過JTAG控制SOC目標(biāo)系統(tǒng)，達(dá)到對SOC內(nèi)部和其他IP(IntellectualProperty)的在線測試與驗(yàn)證。同時(shí)，該驗(yàn)證平臺還可以支持SOC目標(biāo)系統(tǒng)后續(xù)軟件的開發(fā)和調(diào)試。 本文介紹了芯片驗(yàn)證系統(tǒng)，包括系統(tǒng)的性能、組成、功能以及系統(tǒng)的工作原理；搭建了基于JTAG和FPGA的嵌入式SOC驗(yàn)證系統(tǒng)的硬件平臺，提出了驗(yàn)證系統(tǒng)的總體設(shè)計(jì)方案，重點(diǎn)對驗(yàn)證系統(tǒng)的數(shù)據(jù)鏈路的實(shí)現(xiàn)進(jìn)行了闡述；詳細(xì)研究了嵌入式軟核處理器NIOS II系統(tǒng)，并將定制的JTAG邏輯與處理器NIOS II相結(jié)合，構(gòu)建出調(diào)試與驗(yàn)證數(shù)據(jù)鏈路；根據(jù)芯片驗(yàn)證的要求，設(shè)計(jì)出軟核處理器NIOS II系統(tǒng)與PC建立數(shù)據(jù)鏈路的軟件系統(tǒng)，并完成芯片在線測試與驗(yàn)證。 本課題的整體任務(wù)主要是利用FPGA和定制的JTAG掃描鏈技術(shù)，完成對國產(chǎn)某型DSP芯片的驗(yàn)證與測試，研究如何構(gòu)建一種通用的SOC芯片驗(yàn)證平臺，解決SOC驗(yàn)證系統(tǒng)的可重用性和驗(yàn)證數(shù)據(jù)發(fā)送、傳輸、采集的實(shí)時(shí)性、準(zhǔn)確性、可測性問題。本文在SOC驗(yàn)證系統(tǒng)在芯片驗(yàn)證與測試應(yīng)用研究領(lǐng)域，有較高的理論和實(shí)踐研究價(jià)值。
上傳時(shí)間： 2013-05-25
上傳用戶：ccsp11
JPEG2000是由ISO/ITU-T組織下的IEC JTC1/SC29/WG1小組制定的下一代靜止圖像壓縮標(biāo)準(zhǔn).與JPEG(joint Photographic Experts Group)相比,JPEG2000能夠提供更好的數(shù)據(jù)壓縮比,并且提供了一些JPEG所不具有的功能[1].JPEG2000具有的多種特性使得它具有廣泛的應(yīng)用前景.但是,JPEG2000是一個(gè)復(fù)雜編碼系統(tǒng),目前為止的軟件實(shí)現(xiàn)方案的執(zhí)行時(shí)間和所需的存儲量較大,若想將JPEG2000應(yīng)用于實(shí)際中,有著較大的困難,而用硬件電路實(shí)現(xiàn)JPEG2000或者其中的某些模塊,必然能夠減少JPEG200的執(zhí)行時(shí)間,因而具有重要的意義.本文首先簡單介紹了JPEG2000這一新的靜止圖像壓縮標(biāo)準(zhǔn),然后對算術(shù)編碼的原理及實(shí)現(xiàn)算法進(jìn)行了深入的研究,并重點(diǎn)探討了JPEG2000中算術(shù)編碼的硬件實(shí)現(xiàn)問題,給出了一種硬件最優(yōu)化的算術(shù)編碼實(shí)現(xiàn)方案.最后使用硬件描述語言(Very High Speed Integrated Circuit Hardware Description Language,VHDL)在寄存器傳輸級(Register Transfer Level,RTL描述了該硬件最優(yōu)化的算術(shù)編碼實(shí)現(xiàn)方案,并以Altera 20K200E FPGA為基礎(chǔ),在Active-HDL環(huán)境中進(jìn)行了功能仿真,在Quartus Ⅱ集成開發(fā)環(huán)境下完成了綜合以及后仿真,綜合得到的最高工作時(shí)鐘頻率達(dá)45.81MHz.在相同的輸入條件下,輸出結(jié)果表明,本文設(shè)計(jì)的硬件算術(shù)編碼器與實(shí)現(xiàn)JPEG2000的軟件:Jasper[2]中的算術(shù)編碼模塊相比,處理時(shí)間縮短了30﹪左右.因而本文的研究對于JPEG2000應(yīng)用于數(shù)字監(jiān)控系統(tǒng)等實(shí)際應(yīng)用有著重要的意義.
標(biāo)簽： JPEG 2000 FPGA 算術(shù)編碼
上傳時(shí)間： 2013-05-16
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本文以“機(jī)車車輛輪對動態(tài)檢測裝置”為研究背景，以改進(jìn)提升裝置性能為目標(biāo)，研究在Altera公司的FPGA(Field Programmable Gate Array)芯片Cyclone上實(shí)現(xiàn)圖像采集控制、圖像處理算法、JPEG(joint Photographic Expert Group)壓縮編碼標(biāo)準(zhǔn)的基本系統(tǒng)。本文使用硬件描述語言Verilog，以RedLogic的RVDK開發(fā)板作為硬件平臺，在開發(fā)工具OUARTUS2 6.0和MODELSIM SE 6.1B環(huán)境中完成軟核的設(shè)計(jì)與仿真驗(yàn)證。 數(shù)據(jù)采集部分完成的功能是將由模擬攝像機(jī)拍攝到的圖像信號進(jìn)行數(shù)字化，然后從數(shù)據(jù)流中提取有效數(shù)據(jù)，加以適當(dāng)裁剪，最后將奇偶場圖像數(shù)據(jù)合并成幀，存儲到存儲器中。數(shù)字化及碼流產(chǎn)生的功能由SAA7113芯片完成，由FPGA對SAA7113芯片初始化設(shè)置、控制，并對數(shù)字化后的數(shù)據(jù)進(jìn)行操作。 圖像處理算法部分考慮到實(shí)時(shí)性與算法復(fù)雜度等因素，從裝置的圖像處理流程中有選擇性地實(shí)現(xiàn)了直方圖均衡化、中值濾波與邊緣檢測三種圖像處理算法。 壓縮編碼部分依據(jù)JPEG標(biāo)準(zhǔn)基本系統(tǒng)順序編碼模式，在FPGA上實(shí)現(xiàn)了DCT(Discrete Cosine Transform)變換、量化、Zig-Zag掃描、直流系數(shù)DPCM(Differential Pulse Code Modulation)編碼、交流系數(shù)RLC(Run Length code)編碼、霍夫曼編碼等主要步驟，最后用實(shí)際的圖像數(shù)據(jù)塊對系統(tǒng)進(jìn)行了驗(yàn)證。
上傳時(shí)間： 2013-04-24
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JPEG是聯(lián)合圖像專家組(joint Picture Expert Group)的英文縮寫，是國際標(biāo)準(zhǔn)化組織(ISO)和CCITT聯(lián)合制定的靜態(tài)圖像壓縮編碼標(biāo)準(zhǔn)。JPEG的基于DCT變換有損壓縮具有高壓縮比特點(diǎn)，被廣泛應(yīng)用在數(shù)據(jù)量極大的多媒體以及帶寬資源寶貴的網(wǎng)絡(luò)程序中。 動態(tài)圖像的JPEG編解碼處理要求圖像恢復(fù)質(zhì)量高、實(shí)時(shí)性強(qiáng)，本課題就是針對這兩個(gè)方面的要求展開的研究。該系統(tǒng)由圖像編碼服務(wù)器端和圖像解碼客戶端組成。其中，服務(wù)器端實(shí)時(shí)采集攝像頭傳送的動態(tài)圖像，進(jìn)行JPEG編碼，通過網(wǎng)絡(luò)傳送碼流到客戶端；客戶端接收碼流，經(jīng)過JPEG解碼，恢復(fù)出原始圖像送VGA顯示。設(shè)計(jì)結(jié)果完全達(dá)到了實(shí)時(shí)性的要求。 本文從系統(tǒng)實(shí)現(xiàn)的角度出發(fā)，首先分析了系統(tǒng)開發(fā)平臺，介紹FPGA的結(jié)構(gòu)特點(diǎn)以及它的設(shè)計(jì)流程和指導(dǎo)原則；然后從JPEG圖像壓縮技術(shù)發(fā)展的歷程出發(fā)，分析JPEG標(biāo)準(zhǔn)實(shí)現(xiàn)高壓縮比高質(zhì)量圖像處理的原理；針對FPGA在算法實(shí)現(xiàn)上的特點(diǎn)，以及JPEG算法處理的原理，按照編碼和解碼順序，研究設(shè)計(jì)了基于改進(jìn)的DA算法的FDCT和IDCT變換，以及按發(fā)生頻率進(jìn)行優(yōu)化的霍夫曼查找表結(jié)構(gòu)，并且從系統(tǒng)整體上對JPEG編解碼進(jìn)行簡化，以提高系統(tǒng)的處理性能。最后，通過分析Nios嵌入式微處理器可定制特性，根據(jù)SOPC Builder中Avalon總線的要求，把圖像采集，JPEG圖像壓縮和網(wǎng)絡(luò)傳輸轉(zhuǎn)變成用戶自定義模塊，在SOPC Builder下把用戶自定義模塊添加到系統(tǒng)中，由Nios嵌入式軟核的控制下運(yùn)行，在FPGA芯片上實(shí)現(xiàn)整個(gè)JPEG實(shí)時(shí)圖像編解碼系統(tǒng)(soc)。 在FPGA上實(shí)現(xiàn)硬件模塊化的JPEG算法，具有造價(jià)低功耗低，性能穩(wěn)定，圖像恢復(fù)后質(zhì)量高等優(yōu)點(diǎn)，適用于精度要求高且需要對圖像進(jìn)行逐幀處理的遠(yuǎn)程微小目標(biāo)識別和跟蹤系統(tǒng)中以及廣電系統(tǒng)中前期的非線性編輯工作以及數(shù)字電影的動畫特技制作，對降低成本和提高圖像處理速度兩方面都有非常重大的現(xiàn)實(shí)意義。通過在FPGA上實(shí)現(xiàn)JPEG編解碼，進(jìn)一步探索FPGA在數(shù)字圖像處理上的優(yōu)勢所在，深入了解進(jìn)行此類硬件模塊設(shè)計(jì)的技術(shù)特點(diǎn)，是本課題的重要學(xué)術(shù)意義所在。
標(biāo)簽： FPGA JPEG 實(shí)時(shí)圖像 編解碼
上傳時(shí)間： 2013-04-24
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