本文以符號(hào)多項(xiàng)式理論為基礎(chǔ)，從理論上論證了任意長(zhǎng)度比特組合的CRC校驗(yàn)碼的并行算法，提出了并行CRC計(jì)算的數(shù)學(xué)模型，并且以8位二進(jìn)制序列(即一個(gè)字節(jié))為例，介紹了利用此數(shù)學(xué)模型計(jì)算校驗(yàn)碼的方法，最后給出了與此算法相對(duì)應(yīng)的VHDL模型。經(jīng)過(guò)對(duì)實(shí)驗(yàn)數(shù)據(jù)的對(duì)比分析，表明文中所提并行CRC算法的關(guān)鍵路徑延遲和硬件面積都得到了優(yōu)化，以Top-Down設(shè)計(jì)方法給出了一種hdLC協(xié)議控制器的設(shè)計(jì)方案，用VHDL語(yǔ)言進(jìn)行了行為級(jí)描述，采用Xilinx公司的FPGA產(chǎn)品進(jìn)行實(shí)現(xiàn)。
標(biāo)簽： FPGA hdLC 協(xié)議控制器
上傳時(shí)間： 2013-06-09
上傳用戶：s363994250
基于FPGA技術(shù)的hdLC幀收發(fā)器的設(shè)計(jì)與實(shí)現(xiàn)
標(biāo)簽： FPGA hdLC 幀 收發(fā)器
上傳時(shí)間： 2013-05-24
上傳用戶：lindor
采用Altera公司的FPGA芯片，在MAX+plus II軟件平臺(tái)上實(shí)現(xiàn)多路hdLC電路
標(biāo)簽： Altera FPGA hdLC plus
上傳時(shí)間： 2013-08-16
上傳用戶：ommshaggar
介紹了hdLC協(xié)議RS485總線控制器的FPGA實(shí)現(xiàn)
標(biāo)簽： hdLC FPGA 485 RS
上傳時(shí)間： 2013-11-04
上傳用戶：heart_2007
為了滿足某測(cè)控平臺(tái)的設(shè)計(jì)要求，設(shè)計(jì)并實(shí)現(xiàn)了基于FPGA的六通道hdLC并行通信系統(tǒng)。該系統(tǒng)以FPGA為核心，包括FPGA、DSP、485轉(zhuǎn)換接口等部分。給出了系統(tǒng)的電路設(shè)計(jì)、關(guān)鍵模塊及軟件流程圖。測(cè)試結(jié)果表明，系統(tǒng)通訊速度為1 Mb/s，并且工作穩(wěn)定，目前該設(shè)計(jì)已經(jīng)成功應(yīng)用于某樣機(jī)中。
標(biāo)簽： FPGA hdLC 多通道 通信
上傳時(shí)間： 2013-11-25
上傳用戶：王成林。
上傳時(shí)間： 2013-10-18
上傳用戶：zhengjian
上傳時(shí)間： 2013-10-12
上傳用戶：as275944189
一個(gè)hdLC的接受模塊代碼
標(biāo)簽： hdLC 模塊 代碼
上傳時(shí)間： 2013-12-19
上傳用戶：851197153
一個(gè)hdLC發(fā)送模塊的編碼
標(biāo)簽： hdLC 發(fā)送 模塊 編碼
上傳時(shí)間： 2013-12-11
上傳用戶：wendy15
MPC860的SCC2配置hdLC示例代碼
標(biāo)簽： hdLC SCC2 MPC 860
上傳時(shí)間： 2015-01-21
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