if exists (select * from dbo.sysobjects where id = object_id(N'[dbo].[mrp物料需求計(jì)算_物料編號(hào)_fk]') and OBJECTPROPERTY(id, N'IsForeignKey') = 1) ALTER TABLE [dbo].[mrp物料需求計(jì)算] DROP CONSTRAINT mrp物料需求計(jì)算_物料編號(hào)_fk GO if exists (select * from dbo.sysobjects where id = object_id(N'[dbo].[mrp物料需求計(jì)算結(jié)果_物料編號(hào)_fk]') and OBJECTPROPERTY(id, N'IsForeignKey') = 1) ALTER TABLE [dbo].[mrp物料需求計(jì)算結(jié)果] DROP CONSTRAINT mrp物料需求計(jì)算結(jié)果_物料編號(hào)_fk GO if exists (select * from dbo.sysobjects where id = object_id(N'[dbo].[mrp物料需求歷史_物料編號(hào)_fk]') and OBJECTPROPERTY(id, N'IsForeignKey') = 1) ALTER TABLE [dbo].[mrp物料需求歷史] DROP CONSTRAINT mrp物料需求歷史_物料編號(hào)_fk GO if exists (select * from dbo.sysobjects where id = object_id(N'[dbo].[物料清單_物料編號(hào)_fk]') and OBJECTPROPERTY(id, N'IsForeignKey') = 1) ALTER TABLE [dbo].[物料清單] DROP CONSTRAINT 物料清單_物料編號(hào)_fk
標(biāo)簽： 生產(chǎn)管理 源代碼
上傳時(shí)間： 2013-11-23
上傳用戶：wcl168881111111
if exists (select * from dbo.sysobjects where id = object_id(N'[dbo].[FK_分錄表_憑證表]') and OBJECTPROPERTY(id, N'IsForeignKey') = 1) ALTER TABLE [dbo].[分錄表] DROP CONSTRAINT FK_分錄表_憑證表 GO if exists (select * from dbo.sysobjects where id = object_id(N'[dbo].[本期匯總賬簿_科目代碼_fk]') and OBJECTPROPERTY(id, N'IsForeignKey') = 1) ALTER TABLE [dbo].[本期匯總賬簿] DROP CONSTRAINT 本期匯總賬簿_科目代碼_fk GO if exists (select * from dbo.sysobjects where id = object_id(N'[dbo].[本期明細(xì)賬簿_科目代碼_fk]') and OBJECTPROPERTY(id, N'IsForeignKey') = 1) ALTER TABLE [dbo].[本期明細(xì)賬簿] DROP CONSTRAINT 本期明細(xì)賬簿_科目代碼_fk GO if exists (select * from dbo.sysobjects where id = object_id(N'[dbo].[分錄表_科目代碼_fk]') and OBJECTPROPERTY(id, N'IsForeignKey') = 1) ALTER TABLE [dbo].[分錄表] DROP CONSTRAINT 分錄表_科目代碼_fk GO
標(biāo)簽： 財(cái)務(wù)管理系統(tǒng) 源代碼
上傳時(shí)間： 2013-11-20
上傳用戶：清山綠水
if exists (select * from dbo.sysobjects where id = object_id(N\'[dbo].[圖書丟失_圖書編號(hào)_fk]\') and OBJECTPROPERTY(id, N\'IsForeignKey\') = 1) ALTER TABLE [dbo].[圖書丟失] DROP CONSTRAINT 圖書丟失_圖書編號(hào)_fk GO if exists (select * from dbo.sysobjects where id = object_id(N\'[dbo].[FK_圖書罰款_圖書信息]\') and OBJECTPROPERTY(id, N\'IsForeignKey\') = 1) ALTER TABLE [dbo].[圖書罰款] DROP CONSTRAINT FK_圖書罰款_圖書信息 GO if exists (select * from dbo.sysobjects where id = object_id(N\'[dbo].[圖書歸還_圖書編號(hào)_fk]\') and OBJECTPROPERTY(id, N\'IsForeignKey\') = 1) ALTER TABLE [dbo].[圖書歸還] DROP CONSTRAINT 圖書歸還_圖書編號(hào)_fk GO if exists (select * from dbo.sysobjects where id = object_id(N\'[dbo].[圖書借閱_圖書編號(hào)_fk]\') and OBJECTPROPERTY(id, N\'IsForeignKey\') = 1) ALTER TABLE [dbo].[圖書借閱] DROP CONSTRAINT 圖書借閱_圖書編號(hào)_fk GO if exists (select * from dbo.sysobjects where id = object_id(N\'[dbo].[FK_圖書征訂_圖書信息]\') and OBJECTPROPERTY(id, N\'IsForeignKey\') = 1) ALTER TABLE [dbo].[圖書征訂] DROP CONSTRAINT FK_圖書征訂_圖書信息 GO if exists (select * from dbo.sysobjects where id = object_id(N\'[dbo].[圖書注銷_圖書編號(hào)_fk]\') and OBJECTPROPERTY(id, N\'IsForeignKey\') = 1) ALTER TABLE [dbo].[圖書注銷] DROP CONSTRAINT 圖書注銷_圖書編號(hào)_fk
標(biāo)簽： 圖書館 管理系統(tǒng) 源代碼
上傳時(shí)間： 2014-05-04
上傳用戶：togetsomething
中文版詳情瀏覽：http://www.elecfans.com/emb/fpga/20130715324029.html Xilinx UltraScale:The Next-Generation Architecture for Your Next-Generation Architecture The Xilinx® UltraScale™ architecture delivers unprecedented levels of integration and capability with ASIC-class system- level performance for the most demanding applications. The UltraScale architecture is the industr y's f irst application of leading-edge ASIC architectural enhancements in an All Programmable architecture that scales from 20 nm planar through 16 nm FinFET technologies and beyond, in addition to scaling from monolithic through 3D ICs. Through analytical co-optimization with the X ilinx V ivado® Design Suite, the UltraScale architecture provides massive routing capacity while intelligently resolving typical bottlenecks in ways never before possible. This design synergy achieves greater than 90% utilization with no performance degradation. Some of the UltraScale architecture breakthroughs include: • Strategic placement (virtually anywhere on the die) of ASIC-like system clocks, reducing clock skew by up to 50% • Latency-producing pipelining is virtually unnecessary in systems with massively parallel bus architecture, increasing system speed and capability • Potential timing-closure problems and interconnect bottlenecks are eliminated, even in systems requiring 90% or more resource utilization • 3D IC integration makes it possible to build larger devices one process generation ahead of the current industr y standard • Greatly increased system performance, including multi-gigabit serial transceivers, I/O, and memor y bandwidth is available within even smaller system power budgets • Greatly enhanced DSP and packet handling The Xilinx UltraScale architecture opens up whole new dimensions for designers of ultra-high-capacity solutions.
標(biāo)簽： UltraScale Xilinx 架構(gòu)
上傳時(shí)間： 2013-11-21
上傳用戶：wxqman
有時(shí)候，做元件封裝的時(shí)候，做得不是按中心設(shè)置為原點(diǎn)（不提倡這種做法），所以制成之后導(dǎo)出來的坐標(biāo)圖和直接提供給貼片廠的要求相差比較大。比如，以元件的某一個(gè)pin 腳作為元件的原點(diǎn)，明顯就有問題，直接修改封裝的話，PCB又的重新調(diào)整。所以想到一個(gè)方法：把每個(gè)元件所有的管腳的X坐標(biāo)和Y坐標(biāo)分別求平均值，就為元件的中心。
標(biāo)簽： Layout Basic PADS Scr
上傳時(shí)間： 2014-01-09
上傳用戶：xzt
This application note provides a functional description of VHDL source code for a N x N DigitalCrosspoint Switch. The code is designed with eight inputs and eight outputs in order to targetthe 128-macrocell CoolRunner™-II CPLD device but can be easily expanded to target higherdensity devices. To obtain the VHDL source code described in this document, go to sectionVHDL Code, page 5 for instructions.
標(biāo)簽： CoolRunner-II XAPP CPLD 380
上傳時(shí)間： 2013-10-26
上傳用戶：kiklkook
enter——選取或啟動(dòng) esc——放棄或取消 f1——啟動(dòng)在線幫助窗口 tab——啟動(dòng)浮動(dòng)圖件的屬性窗口 pgup——放大窗口顯示比例 pgdn——縮小窗口顯示比例 end——刷新屏幕 del——刪除點(diǎn)取的元件（1個(gè)） ctrl+del——刪除選取的元件（2個(gè)或2個(gè)以上） x+a——取消所有被選取圖件的選取狀態(tài) x——將浮動(dòng)圖件左右翻轉(zhuǎn) y——將浮動(dòng)圖件上下翻轉(zhuǎn) space——將浮動(dòng)圖件旋轉(zhuǎn)90度 crtl+ins——將選取圖件復(fù)制到編輯區(qū)里 shift+ins——將剪貼板里的圖件貼到編輯區(qū)里 shift+del——將選取圖件剪切放入剪貼板里 alt+backspace——恢復(fù)前一次的操作 ctrl+backspace——取消前一次的恢復(fù) crtl+g——跳轉(zhuǎn)到指定的位置 crtl+f——尋找指定的文字
上傳時(shí)間： 2013-11-01
上傳用戶：a296386173
GMSK信號(hào)具有很好的頻譜和功率特性，特別適用于功率受限和信道存在非線性、衰落以及多普勒頻移的移動(dòng)突發(fā)通信系統(tǒng)。根據(jù)GMSK調(diào)制的特點(diǎn)，提出 亍一種以FPGA和CMX589A為硬件裁體的GMSK調(diào)制器的設(shè)計(jì)方案，并給出了方案的具體實(shí)現(xiàn)，包括系統(tǒng)結(jié)構(gòu)、利用CMX589A實(shí)現(xiàn)的高斯濾波器、 FPGA實(shí)現(xiàn)的調(diào)制指數(shù)為O．5的FM調(diào)制器以及控制器。對(duì)系統(tǒng)功能和性能測(cè)試結(jié)果表明，指標(biāo)符合設(shè)計(jì)要求，工作穩(wěn)定可靠。 關(guān)鍵詞：GMSK；DDS；FM調(diào)制器；FPGAl 引 言 由于GMSK調(diào)制方式具有很好的功率頻譜特性，較優(yōu)的誤碼性能，能夠滿足移動(dòng)通信環(huán)境下對(duì)鄰道干擾的嚴(yán)格要求，因此成為GSM、ETS HiperLANl以及GPRS等系統(tǒng)的標(biāo)準(zhǔn)調(diào)制方式。目前GMSK調(diào)制技術(shù)主要有兩種實(shí)現(xiàn)方法，一種是利用GMSK ASIC專用芯片來完成，典型的產(chǎn)品如FX589或CMX909配合MC2833或FX019來實(shí)現(xiàn)GMSK調(diào)制。這種實(shí)現(xiàn)方法的特點(diǎn)是實(shí)現(xiàn)簡單、基帶信 號(hào)速率可控，但調(diào)制載波頻率固定，沒有可擴(kuò)展性。另外一種方法是利用軟件無線電思想采用正交調(diào)制的方法在FPGA和DSP平臺(tái)上實(shí)現(xiàn)。其中又包括兩種實(shí)現(xiàn) 手段，一種是采用直接分解將單個(gè)脈沖的高斯濾波器響應(yīng)積分分成暫態(tài)部分和穩(wěn)態(tài)部分，通過累加相位信息來實(shí)現(xiàn)；另一種采用頻率軌跡合成，通過采樣把高斯濾波 器矩形脈沖響應(yīng)基本軌跡存入ROM作為查找表，然后通過FM調(diào)制實(shí)現(xiàn)。這種利用軟件無線電思想實(shí)現(xiàn)GMSK調(diào)制的方法具有調(diào)制參數(shù)可變的優(yōu)點(diǎn)，但由于軟件 設(shè)計(jì)中涉及到高斯低通濾波、相位積分和三角函數(shù)運(yùn)算，所以調(diào)制器參數(shù)更改困難、實(shí)現(xiàn)復(fù)雜。綜上所述，本文提出一種基于CMX589A和FPGA的GMSK 調(diào)制器設(shè)計(jì)方案。與傳統(tǒng)實(shí)現(xiàn)方法比較具有實(shí)現(xiàn)簡單、調(diào)制參數(shù)方便可控和軟件剪裁容易等特點(diǎn)，適合于CDPD、無中心站等多種通信系統(tǒng)，具有重要現(xiàn)實(shí)意義。
上傳時(shí)間： 2015-01-02
上傳用戶：zhang_yi
PCB LAYOUT 術(shù)語解釋(TERMS)1. COMPONENT SIDE(零件面、正面)︰大多數(shù)零件放置之面。2. SOLDER SIDE(焊錫面、反面)。3. SOLDER MASK(止焊膜面)︰通常指Solder Mask Open 之意。4. TOP PAD︰在零件面上所設(shè)計(jì)之零件腳PAD，不管是否鑽孔、電鍍。5. BOTTOM PAD：在銲錫面上所設(shè)計(jì)之零件腳PAD，不管是否鑽孔、電鍍。6. POSITIVE LAYER：單、雙層板之各層線路；多層板之上、下兩層線路及內(nèi)層走線皆屬之。7. NEGATIVE LAYER：通常指多層板之電源層。8. INNER PAD：多層板之POSITIVE LAYER 內(nèi)層PAD。9. ANTI-PAD：多層板之NEGATIVE LAYER 上所使用之絕緣範(fàn)圍，不與零件腳相接。10. THERMAL PAD：多層板內(nèi)NEGATIVE LAYER 上必須零件腳時(shí)所使用之PAD，一般稱為散熱孔或?qū)住?1. PAD (銲墊)：除了SMD PAD 外，其他PAD 之TOP PAD、BOTTOM PAD 及INNER PAD 之形狀大小皆應(yīng)相同。12. Moat : 不同信號(hào)的 Power& GND plane 之間的分隔線13. Grid : 佈線時(shí)的走線格點(diǎn)2. Test Point : ATE 測(cè)試點(diǎn)供工廠ICT 測(cè)試治具使用ICT 測(cè)試點(diǎn) LAYOUT 注意事項(xiàng):PCB 的每條TRACE 都要有一個(gè)作為測(cè)試用之TEST PAD(測(cè)試點(diǎn))，其原則如下：1. 一般測(cè)試點(diǎn)大小均為30-35mil，元件分布較密時(shí)，測(cè)試點(diǎn)最小可至30mil.測(cè)試點(diǎn)與元件PAD 的距離最小為40mil。2. 測(cè)試點(diǎn)與測(cè)試點(diǎn)間的間距最小為50-75mil，一般使用75mil。密度高時(shí)可使用50mil,3. 測(cè)試點(diǎn)必須均勻分佈於PCB 上，避免測(cè)試時(shí)造成板面受力不均。4. 多層板必須透過貫穿孔(VIA)將測(cè)試點(diǎn)留於錫爐著錫面上(Solder Side)。5. 測(cè)試點(diǎn)必需放至於Bottom Layer6. 輸出test point report(.asc 檔案powerpcb v3.5)供廠商分析可測(cè)率7. 測(cè)試點(diǎn)設(shè)置處:Setuppadsstacks
標(biāo)簽： layout design pcb 硬件工程師
上傳時(shí)間： 2013-11-17
上傳用戶：cjf0304
LAYOUT REPORT .............. 1 目錄.................. 1 1. PCB LAYOUT 術(shù)語解釋(TERMS)......... 2 2. Test Point : ATE 測(cè)試點(diǎn)供工廠ICT 測(cè)試治具使用............ 2 3. 基準(zhǔn)點(diǎn) (光學(xué)點(diǎn)) -for SMD:........... 4 4. 標(biāo)記 (LABEL ING)......... 5 5. VIA HOLE PAD................. 5 6. PCB Layer 排列方式...... 5 7.零件佈置注意事項(xiàng) (PLACEMENT NOTES)............... 5 8. PCB LAYOUT 設(shè)計(jì)............ 6 9. Transmission Line ( 傳輸線 )..... 8 10.General Guidelines – 跨Plane.. 8 11. General Guidelines – 繞線....... 9 12. General Guidelines – Damping Resistor. 10 13. General Guidelines - RJ45 to Transformer................. 10 14. Clock Routing Guideline........... 12 15. OSC & CRYSTAL Guideline........... 12 16. CPU
上傳時(shí)間： 2013-10-29
上傳用戶：1234xhb
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