本文首先介紹了主流8位MCU(微控制器)的通用架構(gòu)，通過(guò)比較分析主流國(guó)際MCU半導(dǎo)體供應(yīng)商的MCU產(chǎn)品，結(jié)合作者在德國(guó)英飛凌公司的項(xiàng)目實(shí)踐，分析了英飛凌XC866系列8位MCU的架構(gòu)特點(diǎn)和功能特性。在此基礎(chǔ)上，介紹了該MCU芯片的系統(tǒng)集成方法，以及組成模塊的架構(gòu)和功能。 LlN協(xié)議是當(dāng)前廣泛應(yīng)用的車(chē)載局部互連協(xié)議，作為英飛凌XC866MCU上很關(guān)鍵的一個(gè)外圍IP，本論文在介紹了MCU架構(gòu)基礎(chǔ)上，設(shè)計(jì)實(shí)現(xiàn)了LlN控制器。LIN協(xié)議是UART在數(shù)據(jù)鏈路層上的擴(kuò)展，其關(guān)鍵是LlN協(xié)議數(shù)據(jù)鏈路層的檢測(cè)實(shí)現(xiàn)。本文給出了一種可靠，高效的協(xié)議檢測(cè)機(jī)制，從而使軟件和硬件更好配合工作完成協(xié)議檢測(cè)。在完成LlN控制器設(shè)計(jì)后，本文結(jié)合了XC866ADC的架構(gòu)，介紹了ADC模擬和系統(tǒng)的數(shù)字接口概念和實(shí)現(xiàn)要點(diǎn)，介紹了如何考慮分析選擇合理的數(shù)字接口方案。論文最后以XC866的系統(tǒng)架構(gòu)為基礎(chǔ)，提出了一種高效的基于FPGA的IP原型驗(yàn)證平臺(tái)方案，并以L(fǎng)lN控制器作為驗(yàn)證這一平臺(tái)的IP，在FPGA上成功的實(shí)現(xiàn)了驗(yàn)證方案。論文同時(shí)介紹了從SOC設(shè)計(jì)向FPGA原型驗(yàn)證轉(zhuǎn)換時(shí)的處理方法及工程經(jīng)驗(yàn)，介紹了MCU及驗(yàn)證平臺(tái)的測(cè)試平臺(tái)思想，以及基于FPGA原型和邏輯分析儀實(shí)時(shí)測(cè)試的MCU固件代碼覆蓋率測(cè)試方法。 目前8位MCU在中低端的應(yīng)用越來(lái)越廣泛，特別是目前發(fā)展迅速的汽車(chē)電子和消費(fèi)電子領(lǐng)域。因此對(duì)MCU架構(gòu)的不斷研究和提高，對(duì)更多面向應(yīng)用領(lǐng)域的IP的研究和設(shè)計(jì)，以及如何更快速的實(shí)現(xiàn)芯片驗(yàn)證將極大的推動(dòng)MCU在各個(gè)領(lǐng)域的應(yīng)用和推廣，將產(chǎn)生極大的經(jīng)濟(jì)和應(yīng)用價(jià)值。
上傳時(shí)間： 2013-07-14
上傳用戶(hù)：李夢(mèng)晗
對(duì)弓網(wǎng)故障的檢測(cè)在列車(chē)提速的今天顯得尤其重要，原始故障圖像數(shù)據(jù)量的巨大使實(shí)時(shí)存儲(chǔ)和傳輸故障圖像極其困難。JPEG作為一種低復(fù)雜度、高壓縮比的圖像壓縮標(biāo)準(zhǔn)在多媒體、網(wǎng)絡(luò)傳輸?shù)阮I(lǐng)域得到廣泛的應(yīng)用。和相同圖像質(zhì)量的其它常用文件格式(如GIF，TIFF，PCX)相比，JPEG是目前靜態(tài)圖像中壓縮比最高的。 FPGA以其設(shè)計(jì)靈活、高速的卓越特性，逐漸成為許多應(yīng)用中首先器件，尤其是與Verilog和VHDL等語(yǔ)言的結(jié)合，大大變革了電子系統(tǒng)的設(shè)計(jì)方法，加速了系統(tǒng)的設(shè)計(jì)進(jìn)程。 本文旨在研究并實(shí)現(xiàn)一種實(shí)時(shí)采集并對(duì)特定幀進(jìn)行壓縮傳輸?shù)姆椒āＭㄟ^(guò)采用可編程邏輯器件FPGA來(lái)實(shí)現(xiàn)整個(gè)采集、顯示、壓縮和傳輸，使系統(tǒng)具有可定制、高速度等優(yōu)點(diǎn)。 本文首先介紹了開(kāi)發(fā)硬件可編程邏輯門(mén)陣列FPGA及其開(kāi)發(fā)語(yǔ)言Veridlog，并介紹了FPGA的設(shè)計(jì)方法及開(kāi)發(fā)流程；接著介紹了PAL制視頻采集的相關(guān)知識(shí)及設(shè)計(jì)，其中主要包括基于I2C總線(xiàn)的模擬視頻解碼控制、視頻的數(shù)字化ITU-R BT.601標(biāo)準(zhǔn)介紹及視頻同步信號(hào)的獲取、基于SDRAM的視頻幀存儲(chǔ)、VGA顯示控制設(shè)計(jì)；隨后介紹了JPEG標(biāo)準(zhǔn)，并根據(jù)故障檢測(cè)的特點(diǎn)，設(shè)計(jì)了針對(duì)灰度圖像壓縮的JPEG編碼器，設(shè)計(jì)中先分別對(duì)組成JPEG編碼器的二維DCT變換模塊、量化模塊、Z字掃描模塊、變換直流系數(shù)的差分脈沖編碼模塊、交流系數(shù)的游程編碼模塊、哈夫曼編碼模塊及打包模塊進(jìn)行了仿真測(cè)試，然后再對(duì)整個(gè)JPEG編碼器進(jìn)行了測(cè)試；最后設(shè)計(jì)了單幀視頻的SRAM緩存，并將緩存的源圖像采用本文設(shè)計(jì)的JPEG編碼器進(jìn)行壓縮，再設(shè)計(jì)一個(gè)僅包含發(fā)送功能的UART 將壓縮后的碼流傳輸?shù)絇C機(jī)，在PC機(jī)上通過(guò)將接收的碼流以ASCⅡ碼的形式還原為采集圖片。 本文實(shí)現(xiàn)了整個(gè)采集壓縮系統(tǒng)，同時(shí)也進(jìn)一步驗(yàn)證了本文設(shè)計(jì)的灰度圖像JPEG編碼器的正確性。相信本文無(wú)論是對(duì)弓網(wǎng)故障的圖像檢測(cè)，還是對(duì)于JPEG編碼器的芯片設(shè)計(jì)都有一定的參考價(jià)值。
標(biāo)簽： FPGA JPEG 壓縮系統(tǒng)
上傳時(shí)間： 2013-04-24
上傳用戶(hù)：cuiqiang
通用異步收發(fā)器UART(Universal Asynchronous Receiver/Transmitter)是廣泛使用的串行傳輸協(xié)議。串行外設(shè)用到異步串行接口一般采用專(zhuān)用集成電路實(shí)現(xiàn)。但是這類(lèi)芯片一般包含許多輔助模塊，而時(shí)常不需要使用完整的UART的功能和輔助功能，或者當(dāng)在FPGA上設(shè)計(jì)時(shí)，需要將UART功能集成到FPGA內(nèi)部而不能使用芯片。藍(lán)牙主機(jī)控制器接口則是實(shí)現(xiàn)主機(jī)設(shè)備與藍(lán)牙模塊之間互操作的控制部件。當(dāng)在使用藍(lán)牙設(shè)備的時(shí)候尤其是在監(jiān)控場(chǎng)所，接口控制器在控制數(shù)據(jù)與計(jì)算機(jī)的傳輸上就起了至關(guān)重要的作用。 論文針對(duì)信息技術(shù)的發(fā)展和開(kāi)發(fā)過(guò)程中的實(shí)際需要，設(shè)計(jì)了一個(gè)藍(lán)牙HCI-UART(Host Controller Interface-Universal Asynchronous Receiver/Transmitter)控制接口的模塊。使用VHDL將其核心功能集成，既可以單獨(dú)使用，也可集成到系統(tǒng)芯片中，并且整個(gè)設(shè)計(jì)緊湊、穩(wěn)定且可靠，其用途廣泛，具有一定的使用價(jià)值。 本設(shè)計(jì)采用TOP-DOWN設(shè)計(jì)方法，整體上分為UART接口和藍(lán)牙主機(jī)控制器接口兩部分。首先根據(jù)UART和藍(lán)牙主機(jī)控制器接口的實(shí)現(xiàn)原理和設(shè)計(jì)指標(biāo)要求進(jìn)行系統(tǒng)設(shè)計(jì)，對(duì)系統(tǒng)劃分模塊以及各個(gè)模塊的信號(hào)連接；然后進(jìn)行模塊設(shè)計(jì)，設(shè)計(jì)出每個(gè)模塊的功能，并用VHDL語(yǔ)言編寫(xiě)代碼來(lái)實(shí)現(xiàn)模塊功能；再使用ISE8.2I自帶的仿真器對(duì)各模塊進(jìn)行功能仿真和時(shí)序仿真；最后進(jìn)行硬件驗(yàn)證，在Virtex-II開(kāi)發(fā)板上對(duì)系統(tǒng)進(jìn)行功能驗(yàn)證。實(shí)現(xiàn)了發(fā)送、接收和波特率發(fā)生等功能，驗(yàn)證了結(jié)果，表明設(shè)計(jì)正確，功能良好，符合設(shè)計(jì)要求。
標(biāo)簽： HCIUART FPGA 藍(lán)牙 控制
上傳時(shí)間： 2013-04-24
上傳用戶(hù)：tianyi223
眾所周知，信息傳輸?shù)暮诵膯?wèn)題是有效性和可靠性，調(diào)制解調(diào)技術(shù)的發(fā)展正是體現(xiàn)了這一思想。從最早的模擬調(diào)幅調(diào)頻技術(shù)的日益完善，到現(xiàn)在數(shù)字調(diào)制技術(shù)的廣泛運(yùn)用，使得信息的傳輸更為有效和可靠。QAM調(diào)制作為一種新的調(diào)制技術(shù)，因其具有很高的頻帶利用率而得到了廣泛的應(yīng)用。 本文對(duì)基于FPGA的16QAM調(diào)制解調(diào)進(jìn)行了討論和研究。首先對(duì)16QAM調(diào)制解調(diào)原理進(jìn)行了闡述，建立了16QAM調(diào)制解調(diào)系統(tǒng)的數(shù)學(xué)模型，然后通過(guò)分析提出了基于FPGA的16QAM調(diào)制解調(diào)系統(tǒng)的設(shè)計(jì)方案。最后編寫(xiě)Verilog代碼實(shí)現(xiàn)了算法仿真。 FPGA芯片采用的是Altera公司的大規(guī)模集成電路芯片Cyclone系列的EPlC20F32417，并通過(guò)軟件編程對(duì)其進(jìn)行了相關(guān)調(diào)試。文中詳細(xì)介紹了基帶成形濾波器、載波恢復(fù)和定時(shí)同步的基本原理及其設(shè)計(jì)方法。首先用Matlab對(duì)整個(gè)16QAM系統(tǒng)進(jìn)行了軟件仿真；然后用硬件描述語(yǔ)言Verilog HDL在QuartusⅡ環(huán)境下完成了系統(tǒng)關(guān)鍵算法的編寫(xiě)、行為仿真和綜合，最后詳細(xì)闡述了異步串口(UART)的FPGA實(shí)現(xiàn)，把我們編寫(xiě)的Verilog程序下載到EPlC20F32417芯片上效果很好。
標(biāo)簽： FPGA QAM 調(diào)制解調(diào) 技術(shù)研究
上傳時(shí)間： 2013-06-12
上傳用戶(hù)：q123321
本文應(yīng)用EDA技術(shù)，基于FPGA器件設(shè)計(jì)與實(shí)現(xiàn)UART，并采用CRC校驗(yàn)。主要工作如下： 1、在異步串行通信電路部分完全用FPGA來(lái)實(shí)現(xiàn)。選用Xilinx公司的SpartanⅢ系列的XC3S1000來(lái)實(shí)現(xiàn)異步串行通信的接收、發(fā)送和接口控制功能，利用FPGA集成度比較高，具有在線(xiàn)可編程能力，在其完成各種功能的同時(shí)，完全可以將串行通信接口構(gòu)建其中，可根據(jù)實(shí)際需求分配資源。 2、利用VerilogHDL語(yǔ)言非常容易掌握，功能比VHDL更強(qiáng)大的特點(diǎn)，可以在設(shè)計(jì)時(shí)不斷修改程序，來(lái)適用不同規(guī)模的應(yīng)用，而且采用Verilog輸入法與工藝性無(wú)關(guān)，利用系統(tǒng)設(shè)計(jì)時(shí)對(duì)芯片的要求，施加不同的約束條件，即可設(shè)計(jì)出實(shí)際電路。 3、利用ModelSim仿真工具對(duì)程序進(jìn)行功能仿真和時(shí)序仿真，以驗(yàn)證設(shè)計(jì)是否能獲得所期望的功能，確定設(shè)計(jì)程序配置到邏輯芯片之后是否可以運(yùn)行，以及程序在目標(biāo)器件中的時(shí)序關(guān)系。 4、為保證數(shù)據(jù)傳輸?shù)恼_性，采用循環(huán)冗余校驗(yàn)CRC(CyclicRedundancyCheck)，該編碼簡(jiǎn)單，誤判概率低，為了減少硬件成本，降低硬件設(shè)計(jì)的復(fù)雜度，本設(shè)計(jì)通過(guò)CRC算法軟件實(shí)現(xiàn)。 實(shí)驗(yàn)結(jié)果表明，基于EDA技術(shù)的現(xiàn)場(chǎng)可編程門(mén)陣列FPGA集成度高，結(jié)構(gòu)靈活，設(shè)計(jì)方法多樣，開(kāi)發(fā)周期短，調(diào)試方便，修改容易，采用FPGA較好地實(shí)現(xiàn)了串行數(shù)據(jù)的通信功能，并對(duì)數(shù)據(jù)作了一定的處理，本設(shè)計(jì)中為CRC校驗(yàn)。另外，可以利用FPGA的在線(xiàn)可編程特性，對(duì)本設(shè)計(jì)電路進(jìn)行功能擴(kuò)展，以滿(mǎn)足更高的要求。
標(biāo)簽： FPGA CRC 串行 通信實(shí)現(xiàn)
上傳時(shí)間： 2013-04-24
上傳用戶(hù)：Altman
多普勒計(jì)程儀是根據(jù)聲波在水中的多普勒效應(yīng)原理而制成的一種精密測(cè)速和計(jì)算航程的儀器，它是船用導(dǎo)航設(shè)備的重要組成之一。針對(duì)于多普勒計(jì)程儀的核心問(wèn)題——頻率估計(jì)，本文提出了一種基于FPGA實(shí)現(xiàn)的多普勒測(cè)頻方案，它具有抗干擾能力強(qiáng)、運(yùn)算速度快等特點(diǎn)。本論文主要是圍繞系統(tǒng)的測(cè)頻方案的設(shè)計(jì)與實(shí)現(xiàn)展開(kāi)的。 本文主要研究工作包括：設(shè)計(jì)和調(diào)試基于FPGA的多普勒測(cè)頻系統(tǒng)的硬件電路；通過(guò)對(duì)測(cè)頻算法的研究，采用VHDL語(yǔ)言設(shè)計(jì)和實(shí)現(xiàn)系統(tǒng)的測(cè)頻算法和其它接口控制程序，并通過(guò)軟件仿真，測(cè)試設(shè)計(jì)的正確性。 測(cè)頻系統(tǒng)的硬件電路設(shè)計(jì)是本論文工作的主要部分之一，也是基于FPGA的多普勒測(cè)頻系統(tǒng)的核心部分。整個(gè)系統(tǒng)以FPGA作為主處理器，完成系統(tǒng)中所有的數(shù)字信號(hào)處理和外圍接口控制，同時(shí)，基于FPGA豐富的片內(nèi)可編程邏輯資源和外部I/O資源，系統(tǒng)還擴(kuò)展了豐富的通信接口(UART、USB和以太網(wǎng)接口)和顯示電路(LCD和LED)，使系統(tǒng)便于與PC機(jī)進(jìn)行數(shù)據(jù)交換和控制。 系統(tǒng)的軟件實(shí)現(xiàn)是本文工作的另一重要部分。本文通過(guò)對(duì)測(cè)頻算法的研究，完成了基于VHDL實(shí)現(xiàn)的過(guò)零檢測(cè)法和FFT算法，同時(shí)也實(shí)現(xiàn)了對(duì)接收機(jī)信號(hào)的自動(dòng)增益控制、信號(hào)采集和與計(jì)算機(jī)的通信功能等。
標(biāo)簽： FPGA 多普勒 測(cè)頻 系統(tǒng)設(shè)計(jì)
上傳時(shí)間： 2013-04-24
上傳用戶(hù)：121212121212
隨著 EDA 技術(shù)及微電子技術(shù)的飛速發(fā)展，現(xiàn)場(chǎng)可編程門(mén)陣列(Field Programmable Gate Array，簡(jiǎn)稱(chēng) FPGA)的性能有了大幅度的提高，F(xiàn)PGA的設(shè)計(jì)水平也達(dá)到了一個(gè)新的高度。基于FPGA的嵌入式系統(tǒng)設(shè)計(jì)為現(xiàn)代電子產(chǎn)品設(shè)計(jì)帶來(lái)了更大的靈活性，以Nios Ⅱ軟核處理器為核心的SOPC(System on Programmable Chip)系統(tǒng)便是把嵌入式系統(tǒng)應(yīng)用在FPGA上的典型例子，本文設(shè)計(jì)的指紋識(shí)別模塊就是基于FPGA的Nios Ⅱ處理器為核心的SOPC設(shè)計(jì)。通過(guò)IP核技術(shù)和靈活的軟硬件編程，實(shí)現(xiàn)Nios Ⅱ?qū)PGA外圍器件的控制，并對(duì)指紋處理算法進(jìn)行了改進(jìn)，研究了指紋識(shí)別算法到Nios Ⅱ系統(tǒng)的移植。 本文首先闡述了指紋識(shí)別模塊的SOPC設(shè)計(jì)方案，然后是對(duì)模塊的詳細(xì)設(shè)計(jì)。在硬件方面，完成了指紋識(shí)別模塊的 FPGA 硬件設(shè)計(jì)，包括 FPGA 內(nèi)部的Nios Ⅱ系統(tǒng)硬件設(shè)計(jì)和 FPGA 外圍電路設(shè)計(jì)。前者利用 SOPC Builder將Nios Ⅱ處理器、指紋讀取接口 UART、鍵盤(pán)與LCD顯示接口、FLASH接口、SDRAM控制器構(gòu)建成NiosⅡ硬件系統(tǒng)，后者是電源和時(shí)鐘電路、SDRAM存儲(chǔ)器電路、FLASH存儲(chǔ)器電路、LCD顯示電路、指紋傳感器電路、FPGA 配置電路這些純實(shí)物硬件設(shè)計(jì)，給出了設(shè)計(jì)方法和電路連接圖。 在軟件方面，包括下面兩個(gè)內(nèi)容： 完成 FPGA 外圍器件程序設(shè)計(jì)，實(shí)現(xiàn)對(duì)外圍器件的操作。 深入的研究了指紋識(shí)別算法。對(duì)指紋圖像識(shí)別算法中的指紋圖像濾波和匹配算法進(jìn)行了分析，提出了指紋圖像增強(qiáng)改進(jìn)算法和匹配改進(jìn)算法，通過(guò)試驗(yàn)，改進(jìn)后的指紋圖像濾波算法取得了較好的指紋圖像增強(qiáng)效果。改進(jìn)后的匹配算法速度較快，誤識(shí)率較低。最后研究了指紋識(shí)別算法如何在FPGA中的Nios Ⅱ系統(tǒng)的實(shí)現(xiàn)。
標(biāo)簽： FPGA 指紋識(shí)別 模塊設(shè)計(jì)
上傳時(shí)間： 2013-06-12
上傳用戶(hù)：yx007699
本論文在詳細(xì)研究MIL-STD-1553B數(shù)據(jù)總線(xiàn)協(xié)議以及參考國(guó)外芯片設(shè)計(jì)的基礎(chǔ)上，結(jié)合目前新興的EDA技術(shù)和大規(guī)模可編程技術(shù)，提出了一種全新的基于FPGA的1553B總線(xiàn)接口芯片的設(shè)計(jì)方法。 從專(zhuān)用芯片實(shí)現(xiàn)的具體功能出發(fā)，結(jié)合自頂向下的設(shè)計(jì)思想，給出了總線(xiàn)接口的總體設(shè)計(jì)方案，考慮到電路的具體實(shí)現(xiàn)對(duì)結(jié)構(gòu)進(jìn)行模塊細(xì)化。在介紹模擬收發(fā)器模塊的電路設(shè)計(jì)后，重點(diǎn)介紹了基于FPGA的BC、RT、MT三種類(lèi)型終端設(shè)計(jì)，最終通過(guò)工作方式選擇信號(hào)以及其他控制信號(hào)將此三種終端結(jié)合起來(lái)以達(dá)到通用接口的功能。同時(shí)給出其設(shè)計(jì)邏輯框圖、算法流程圖、引腳說(shuō)明以及部分模塊的仿真結(jié)果。為了資源的合理利用，對(duì)其中相當(dāng)部分模塊進(jìn)行復(fù)用。在設(shè)計(jì)過(guò)程中采用自頂向下、碼型轉(zhuǎn)換中的全數(shù)字鎖相環(huán)、通用異步收發(fā)器UART等關(guān)鍵技術(shù)。本設(shè)計(jì)使用VHDL描述，在此基礎(chǔ)之上采用專(zhuān)門(mén)的綜合軟件對(duì)設(shè)計(jì)進(jìn)行了綜合優(yōu)化，在FPGA芯片EP1K100上得以實(shí)現(xiàn)。通過(guò)驗(yàn)證證明該設(shè)計(jì)能夠完成BC/RT/MT三種模式的工作，能處理多種消息格式的傳輸，并具有較強(qiáng)的檢錯(cuò)能力。 最后設(shè)計(jì)了總線(xiàn)接口芯片測(cè)試系統(tǒng)，選擇TMS320LF2407作為主處理器，測(cè)試主要包括主處理器的自發(fā)自收驗(yàn)證，加入RS232串口調(diào)試過(guò)程提高測(cè)試數(shù)據(jù)的直觀(guān)性。驗(yàn)證的結(jié)果表明本文提出的設(shè)計(jì)方案是合理的。
標(biāo)簽： 1553B FPGA 總線(xiàn)接口 技術(shù)研究
上傳時(shí)間： 2013-04-24
上傳用戶(hù)：sz_hjbf
利用FPGA的51 ，IP核實(shí)現(xiàn)與單片機(jī)和ARM的串口通信
上傳時(shí)間： 2013-08-05
上傳用戶(hù)：lalaruby
基于FPGA數(shù)字頻率計(jì)的實(shí)現(xiàn)，文中有所有的源代碼，僅供參考。
標(biāo)簽： FPGA 數(shù)字頻率計(jì)
上傳時(shí)間： 2013-08-05
上傳用戶(hù)：13736136189
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