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HDTV碼流發(fā)生器內(nèi)置信源解碼板和基于FPGA的顯示器測試信號(hào)發(fā)生器的研究

該論文的工作主要分為兩部分,第一部分是介紹與數(shù)字高清晰度電視(HDTV)碼流發(fā)生器配套的信源解碼板的設(shè)計(jì)與實(shí)現(xiàn).信源解碼板是整個(gè)碼流發(fā)生器的重要組成部分,該論文在介紹相關(guān)標(biāo)準(zhǔn)MPEG-2和AC-3以及整個(gè)碼流發(fā)生器功能的基礎(chǔ)上提出了用ST公司的芯片組實(shí)現(xiàn)HDTV信源解碼板的設(shè)計(jì)方案.論文詳細(xì)分析了各個(gè)功能模塊的具體設(shè)計(jì)方法以及實(shí)現(xiàn)時(shí)應(yīng)注意的問題.目前該課題已經(jīng)成功結(jié)題,各項(xiàng)技術(shù)指標(biāo)完全符合合作單位的要求.該論文的第二部分主要是進(jìn)行基于FPGA的顯示器測試信號(hào)發(fā)生器的研究與開發(fā).在對測試信號(hào)發(fā)生器所需產(chǎn)生的13種測試圖案和所要適應(yīng)的18種顯示格式的介紹之后,該論文提出了以FLEX10K50為核心控制芯片的顯示器測試信號(hào)發(fā)生器的設(shè)計(jì)方案.該論文詳細(xì)討論了FPGA設(shè)計(jì)中各個(gè)功能模塊的劃分和設(shè)計(jì)實(shí)現(xiàn)方法,并介紹了對FLEX10K50進(jìn)行配置的方法.

標(biāo)簽： HDTV FPGA 碼流 發(fā)生器

上傳時(shí)間： 2013-04-24

上傳用戶：yoleeson

高速并行信號(hào)處理板數(shù)據(jù)接口與控制的FPGA設(shè)計(jì)

隨著信息社會(huì)的發(fā)展，人們要處理的各種信息總量變得越來越大，尤其在處理大數(shù)據(jù)量與實(shí)時(shí)處理數(shù)據(jù)方面，對處理設(shè)備的要求是非常高的。為滿足這些要求，實(shí)時(shí)快速的各種CPU、處理板應(yīng)運(yùn)而生。這類CPU與板卡處理數(shù)據(jù)速度快，效率高，并且不斷的完善與發(fā)展。此類板卡要求與外部設(shè)備通訊，同時(shí)也要進(jìn)行內(nèi)部的數(shù)據(jù)交換，于是板卡的接口設(shè)備調(diào)試與內(nèi)部數(shù)據(jù)交換也成為必須要完成的工作。本文所作的工作正是基于一種高速通用信號(hào)處理板的外部接口和內(nèi)部數(shù)據(jù)通道的設(shè)計(jì)。 本文首先介紹了通用信號(hào)處理板的應(yīng)用開發(fā)背景，包括此類板卡使用的處理芯片、板上設(shè)備、發(fā)展概況以及和外部相連的各種總線概況，同時(shí)說明了本人所作的主要工作。 其次，介紹了PCI接口的有關(guān)規(guī)范，給出了通用信號(hào)處理板與CPCI的J1口的設(shè)計(jì)時(shí)序；介紹了DDR存儲(chǔ)器的概況、電平標(biāo)準(zhǔn)以及功能寄存器，并給出了與DDR．存儲(chǔ)器接口的設(shè)計(jì)時(shí)序；介紹了片上主要數(shù)據(jù)處理器件TS-202的有關(guān)概況，設(shè)計(jì)了板卡與DSP的接口時(shí)序。 再次，介紹了Altera公司FPGA的程序設(shè)計(jì)流程，并使用VHDL語言編程完成各個(gè)模塊之間的數(shù)據(jù)傳遞，并重點(diǎn)介紹了DDR控制核的編寫。 再次，介紹了WDM驅(qū)動(dòng)程序的結(jié)構(gòu)，程序設(shè)計(jì)方法等。 最后，通過從工控機(jī)向通用信號(hào)處理板寫連續(xù)遞增的數(shù)據(jù)驗(yàn)證了整個(gè)系統(tǒng)已經(jīng)正常工作。實(shí)現(xiàn)了信號(hào)處理板內(nèi)部數(shù)據(jù)通道設(shè)計(jì)以及與外部接口的通訊；并且還提到了對此設(shè)計(jì)以后地完善與發(fā)展。 本文所作的工作如下： 1、設(shè)計(jì)完成了處理板各接口時(shí)序，使處理板可以從接口接受/發(fā)送數(shù)據(jù)。 2、完成了FPGA內(nèi)部的數(shù)據(jù)通道的設(shè)計(jì)，使數(shù)據(jù)可以從CPCI準(zhǔn)確的傳送到DSP進(jìn)行處理，并編寫了DSP的測試程序。 3、完成了DDR SDRAM控制核的VHDL程序編寫。 4、完成了PCI驅(qū)動(dòng)程序的編寫。

標(biāo)簽： FPGA 高速并行 信號(hào)處理板 數(shù)據(jù)接口

上傳時(shí)間： 2013-06-30

上傳用戶：唐僧他不信佛

板級光互連協(xié)議研究與FPGA實(shí)現(xiàn)

隨著集成電路頻率的提高和多核時(shí)代的到來，傳統(tǒng)的高速電互連技術(shù)面臨著越來越嚴(yán)重的瓶頸問題，而高速下的光互連具有電互連無法比擬的優(yōu)勢，成為未來電互連的理想替代者，也成為科學(xué)研究的熱點(diǎn)問題。目前，由OIF(Optical Intemetworking Forum，光網(wǎng)絡(luò)論壇)論壇提出的甚短距離光互連協(xié)議，主要面向主干網(wǎng)，其延遲、功耗、兼容性等都不能滿足板間、芯片間光互連的需要，因此，研究定制一種適用于板級、芯片級的光互連協(xié)議具有非常重要的研究意義。 本論文將協(xié)議功能分為數(shù)據(jù)鏈路層和物理層來設(shè)計(jì)，鏈路層功能包括了協(xié)議原語設(shè)計(jì)，數(shù)據(jù)幀格式和數(shù)據(jù)傳輸流程設(shè)計(jì)，流量控制機(jī)制設(shè)計(jì)，協(xié)議通道初始化設(shè)計(jì)，錯(cuò)誤檢測機(jī)制設(shè)計(jì)和空閑字符產(chǎn)生、時(shí)鐘補(bǔ)償方式設(shè)計(jì)；物理層功能包含了數(shù)據(jù)的串化和解串功能，多通道情況下的綁定功能，數(shù)據(jù)編解碼功能等。 然后，文章采用FPGA(Field Programmable Gate Array,現(xiàn)場可編程門陣列)技術(shù)實(shí)現(xiàn)了定制協(xié)議的單通道模式。重點(diǎn)是數(shù)據(jù)鏈路層的實(shí)現(xiàn)，物理層采用定制具備其功能的IP(Intellectual Property,知識(shí)產(chǎn)權(quán))——RocketIO來實(shí)現(xiàn)。實(shí)現(xiàn)的過程中，采用了Xilinx公司的ISE(Integrated System Environment,集成開發(fā)環(huán)境)開發(fā)流程，使用的設(shè)計(jì)工具包括:ISE，ModelSim，Synplify Pro,ChipScope等。 最后，本文對實(shí)現(xiàn)的協(xié)議進(jìn)行了軟件仿真和上扳測試，訪真和測試結(jié)果表明，實(shí)現(xiàn)的單通道模式，支持的最高串行頻率達(dá)到3.5GHz，完全滿足了光互連驗(yàn)證系統(tǒng)初期的要求，同時(shí)由RocketIO的高速串行差分口得到的眼圖質(zhì)量良好，表明對物理層IP的定制是成功的。

標(biāo)簽： FPGA 板級 光互連 協(xié)議研究

上傳時(shí)間： 2013-06-28

上傳用戶：guh000

基于FPGA的VHDL編程實(shí)現(xiàn)各種音頻信號(hào)

基于FPGA的VHDL編程實(shí)現(xiàn)各種音頻信號(hào)，采用的是周立功公司的fusion_startkit開發(fā)板。

標(biāo)簽： FPGA VHDL 編程實(shí)現(xiàn) 音頻信號(hào)

上傳時(shí)間： 2013-08-08

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FPGA開發(fā)板上自帶的LED測試?yán)?/a>

標(biāo)簽： FPGA LED 開發(fā)板 測試

上傳時(shí)間： 2013-08-13

上傳用戶：whymatalab2

CPLD/FPGA 入門文檔

CPLD/FPGA 入門文檔。國內(nèi)某知名fpga開發(fā)商編寫的基礎(chǔ)教程，共18篇。從使用fpga如何點(diǎn)亮led燈到VGA到8051內(nèi)核使用方法。如果您是打算學(xué)習(xí)cpld/fpga，建議先閱讀這些文章再選擇采購開發(fā)板。

標(biāo)簽： CPLD FPGA 文檔

上傳時(shí)間： 2013-08-17

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這是1C6實(shí)驗(yàn)板的一個(gè)實(shí)驗(yàn)程序

這是1C6實(shí)驗(yàn)板的一個(gè)實(shí)驗(yàn)程序，其用的組件為LED組件。對大家初步掌握FPGA有幫助

標(biāo)簽： 1C6 實(shí)驗(yàn)板 實(shí)驗(yàn) 程序

上傳時(shí)間： 2013-08-31

上傳用戶：daguogai

FPGA和PC機(jī)之間串行通信對輸出正弦波頻率的控制

1、 利用FLEX10的片內(nèi)RAM資源，根據(jù)DDS原理，設(shè)計(jì)產(chǎn)生正弦信號(hào)的各功能模塊和頂層原理圖； 2、 利用實(shí)驗(yàn)板上的TLC7259轉(zhuǎn)換器，將1中得到的正弦信號(hào)，通過D/A轉(zhuǎn)換，通過ME5534濾波后在示波器上觀察； 3、 輸出波形要求： 在輸入時(shí)鐘頻率為16KHz時(shí)，輸出正弦波分辨率達(dá)到1Hz； 在輸入時(shí)鐘頻率為4MHz時(shí)，輸出正弦波分辨率達(dá)到256Hz； 4、 通過RS232C通信，實(shí)現(xiàn)FPGA和PC機(jī)之間串行通信，從而實(shí)現(xiàn)用PC機(jī)改變頻率控制字，實(shí)現(xiàn)對輸出正弦波頻率的控制。

標(biāo)簽： FPGA PC機(jī) 串行通信 輸出

上傳時(shí)間： 2013-09-06

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透過USB設(shè)定FPGA

本文探討如何透過USB來設(shè)定各種采用FPGA的系統(tǒng)與實(shí)現(xiàn)現(xiàn)場升級的彈性。這種方法還可用來取代熱門的JTAG組態(tài)介面，讓用戶不再需要用到機(jī)板上分立的JTAG連結(jié)器，就能降低成本并減少占用電路板的空間。

標(biāo)簽： FPGA USB 設(shè)定

上傳時(shí)間： 2014-06-11

上傳用戶：liu999666

高級FPGA設(shè)計(jì) 結(jié)構(gòu)、實(shí)現(xiàn)和優(yōu)化

　　高級FPGA設(shè)計(jì)結(jié)構(gòu)、實(shí)現(xiàn)和優(yōu)化 　　作者：（美）克里茲著，孟憲元譯；出版社：機(jī)械工程出版社 　　學(xué)FPGA不一定需要開發(fā)板，自己學(xué)會(huì)modelsim仿真、寫testbench，用PC機(jī)仿真就能有不少長進(jìn)。這些都看完，剩下的就靠做項(xiàng)目自己領(lǐng)悟，再加上高手指點(diǎn)。 　　《高級FPGA設(shè)計(jì)：結(jié)構(gòu)、實(shí)現(xiàn)也優(yōu)化》以FPGA設(shè)計(jì)為主題，覆蓋了實(shí)踐過程中最可能遇到的深層次問題，并提供了經(jīng)驗(yàn)指導(dǎo)。在某些方面，《高級FPGA設(shè)計(jì)：結(jié)構(gòu)、實(shí)現(xiàn)也優(yōu)化》能夠取代有限的工業(yè)經(jīng)歷，免去讀者學(xué)習(xí)的困難。這種先進(jìn)的、實(shí)用的方法，成為此書的特色。

標(biāo)簽： FPGA

上傳時(shí)間： 2013-11-01

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