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fpGA-based

  • FPGA設(shè)計(jì)管腳分配注意點(diǎn)

    FPGA設(shè)計(jì)管腳分配注意點(diǎn)

    標(biāo)簽: FPGA 管腳分配

    上傳時(shí)間: 2014-12-28

    上傳用戶(hù):franktu

  • EP2C5_EP2C8 FPGA開(kāi)發(fā)板電路圖

    EP2C5和EP2C8的FPGA開(kāi)發(fā)板原理圖,EP2C5_EP2C8 FPGA開(kāi)發(fā)板電路圖。

    標(biāo)簽: EP FPGA 開(kāi)發(fā)板 電路圖

    上傳時(shí)間: 2014-01-13

    上傳用戶(hù):劉江林1420

  • altera FPGA/CPLD高級(jí)篇(VHDL源代碼)

          altera FPGA/CPLD高級(jí)篇(VHDL源代碼)

    標(biāo)簽: altera FPGA CPLD VHDL

    上傳時(shí)間: 2014-12-28

    上傳用戶(hù):15527161163

  • 寫(xiě)給小白們的FPGA入門(mén)設(shè)計(jì)實(shí)驗(yàn)

      寫(xiě)給小白們的FPGA入門(mén)設(shè)計(jì)實(shí)驗(yàn):   1. 寫(xiě)在前面的話    2   2. Lab 1 : LCD1602 字符顯示設(shè)計(jì)  3   2.1. 摘要   2.2. 內(nèi)容   2.3. 程序   2.4. 結(jié)果(問(wèn)題,解決,體會(huì))   3. Lab 2 : 4 位減法、加法器設(shè)計(jì)   3.1. 摘要   3.2. 內(nèi)容   3.3. 程序   3.4. 結(jié)果(問(wèn)題,解決,體會(huì))   4. Lab 3 :三位二進(jìn)制乘法器設(shè)計(jì)   4.1. 摘要   4.2. 內(nèi)容   4.3. 程序   4.4. 結(jié)果(問(wèn)題,解決,體會(huì))   5. Lab 4 :序列檢測(cè)器設(shè)計(jì)   6. Lab 5 :變模計(jì)數(shù)器設(shè)計(jì)   

    標(biāo)簽: FPGA 設(shè)計(jì)實(shí)驗(yàn)

    上傳時(shí)間: 2013-11-05

    上傳用戶(hù):silenthink

  • 基于FPGA設(shè)計(jì)的FIR濾波器的實(shí)現(xiàn)與對(duì)比

    描述了基于FPGA的FIR濾波器設(shè)計(jì)。根據(jù)FIR的原理及嚴(yán)格線性相位濾波器具有偶對(duì)稱(chēng)的性質(zhì)給出了FIR濾波器的4種結(jié)構(gòu),即直接乘加結(jié)構(gòu)、乘法器復(fù)用結(jié)構(gòu)、乘累加結(jié)構(gòu)、DA算法。在本文中給出上述幾種算法的結(jié)構(gòu)框圖,并通過(guò)FPGA編程實(shí)現(xiàn)上述幾種算法,并給出所用的資源來(lái)比較各種算法的優(yōu)劣。

    標(biāo)簽: FPGA FIR 濾波器 對(duì)比

    上傳時(shí)間: 2013-12-09

    上傳用戶(hù):lvzhr

  • 基于Quartus II FPGA/CPLD數(shù)字系統(tǒng)設(shè)計(jì)實(shí)例(VHDL源代碼文件)

      本資料是關(guān)于基于Quartus II FPGA/CPLD數(shù)字系統(tǒng)設(shè)計(jì)實(shí)例(VHDL源代碼文件),需要的可以自己下載。

    標(biāo)簽: Quartus FPGA CPLD VHDL

    上傳時(shí)間: 2013-10-13

    上傳用戶(hù):caiiicc

  • 基于FPGA的多功能頻率計(jì)的設(shè)計(jì)

    基于Altera公司FPGA芯片EP2C8Q208,嵌入MC8051 IP Core,用C語(yǔ)言對(duì)MC8051 IP Core進(jìn)行編程,以其作為控制核心,實(shí)現(xiàn)系統(tǒng)控制。在FPGA芯片中,利用Verilog HDL語(yǔ)言進(jìn)行編程,設(shè)計(jì)了以MC8051 IP Core為核心的控制模塊、計(jì)數(shù)模塊、鎖存模塊和LCD顯示模塊等幾部分,實(shí)現(xiàn)了頻率的自動(dòng)測(cè)量,測(cè)量范圍為0.1Hz~50MHz,測(cè)量誤差0.01%。并實(shí)現(xiàn)測(cè)頻率、周期、占空比等功能。  

    標(biāo)簽: FPGA 多功能 頻率計(jì)

    上傳時(shí)間: 2013-10-14

    上傳用戶(hù):1214209695

  • FPGA-CPLD芯片設(shè)置方法

    FPGA-CPLD芯片設(shè)置方法

    標(biāo)簽: FPGA-CPLD 芯片設(shè)置

    上傳時(shí)間: 2013-10-28

    上傳用戶(hù):whymatalab2

  • 對(duì)Altera 28nm FPGA浮點(diǎn)DSP設(shè)計(jì)流程和性能的獨(dú)立分析

      電子發(fā)燒友網(wǎng)核心提示:Altera公司昨日宣布,在業(yè)界率先在28 nm FPGA器件上成功測(cè)試了復(fù)數(shù)高性能浮點(diǎn)數(shù)字信號(hào)處理(DSP)設(shè)計(jì)。獨(dú)立技術(shù)分析公司Berkeley設(shè)計(jì)技術(shù)有限公司(BDTI)驗(yàn)證了能夠在 Altera Stratix V和Arria V 28 nm FPGA開(kāi)發(fā)套件上簡(jiǎn)單方便的高效實(shí)現(xiàn)Altera浮點(diǎn)DSP設(shè)計(jì)流程,同時(shí)驗(yàn)證了要求較高的浮點(diǎn)DSP應(yīng)用的性能。本文是BDTI完整的FPGA浮點(diǎn)DSP分析報(bào)告。    Altera的浮點(diǎn)DSP設(shè)計(jì)流程經(jīng)過(guò)規(guī)劃,能夠快速適應(yīng)可參數(shù)賦值接口的設(shè)計(jì)更改,其工作環(huán)境包括來(lái)自MathWorks的MATLAB和 Simulink,以及Altera的DSP Builder高級(jí)模塊庫(kù),支持FPGA設(shè)計(jì)人員比傳統(tǒng)HDL設(shè)計(jì)更迅速的實(shí)現(xiàn)并驗(yàn)證復(fù)數(shù)浮點(diǎn)算法。這一設(shè)計(jì)流程非常適合設(shè)計(jì)人員在應(yīng)用中采用高性能 DSP,這些應(yīng)用包括,雷達(dá)、無(wú)線基站、工業(yè)自動(dòng)化、儀表和醫(yī)療圖像等。

    標(biāo)簽: Altera FPGA DSP 28

    上傳時(shí)間: 2014-12-28

    上傳用戶(hù):18888888888

  • FPGA設(shè)計(jì)練習(xí)

    FPGA設(shè)計(jì)實(shí)戰(zhàn)

    標(biāo)簽: FPGA

    上傳時(shí)間: 2013-10-10

    上傳用戶(hù):daoxiang126

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