simulation of BER of orthogonal space time block code over frequency flat Rayleigh faing channel
標簽： simulation orthogonal frequency Rayleigh
上傳時間： 2013-12-02
上傳用戶：tyler
Free Convection Past a Vertical flat Plate
標簽： Convection Vertical Plate Free
上傳時間： 2013-12-15
上傳用戶：大三三
The final version of UPX scrambler and PE sources in Delphi and flat assembler.
標簽： and assembler scrambler version
上傳時間： 2014-01-15
上傳用戶：dancnc
A new type of cloak is discussed: one that gives all cloaked objects the appearance of a flat conducting sheet. It has the advantage that none of the parameters of the cloak is singular and can in fact be made isotropic. It makes broadband cloaking in the optical frequencies one step closer.
標簽： appearance discussed cloaked objects
上傳時間： 2017-03-30
上傳用戶：rishian
it is a flat calender
上傳時間： 2014-08-12
上傳用戶：gououo
stbc for flat rayleigh fading channel
標簽： rayleigh channel fading stbc
上傳時間： 2013-12-19
上傳用戶：klin3139
Designing the maximally flat quarter - wave transformer response using Binomial transformer
標簽： transformer Designing maximally Binomial
上傳時間： 2017-06-13
上傳用戶：ddddddos
Fasm - flat Assmebler
上傳時間： 2014-01-08
上傳用戶：稀世之寶039
BPSK with flat fading effects
上傳時間： 2014-01-17
上傳用戶：王楚楚
Scaler是平板顯示器件(FPD，flat Panel Display)中的重要組成部分，它將輸入源圖像信號轉換成與顯示屏固定分辨率一致的信號，并控制其顯示在顯示屏上。本文在研究圖像縮放算法和scaler在FPD中工作過程的基礎上，采用自上而下(Top-down)的設計方法，給出了scaler的設計及FPGA驗證。該scaler支持不同分辨率圖像的縮放，且縮放模式可調，也可以以IP core的形式應用于相關圖像處理芯片中。 圖像縮放內核是scaler的核心部分，它是scaler中的主要運算單元，完成圖像縮放的基本功能，它所采用的核心算法以及所使用的結構設計決定著縮放性能的優(yōu)劣，也是控制芯片成本的關鍵。因此，本文從縮放內核的結構入手，對scaler的總體結構進行了設計；通過對圖像縮放中常用算法的深入研究提出了一種新的優(yōu)化算法——矩形窗縮放算法，并對其計算進行分析和簡化，降低了計算的復雜度。FPGA設計中，采用列縮放與行縮放分開處理的結構，使用雙口RAM作為兩次縮放間的數據緩沖區(qū)。使用這種結構的優(yōu)勢在于：行列縮放可以同時進行，數據處理的可靠性高、速度快：內核結構簡單明了,數據緩沖區(qū)大小合適，便于設計。此外，本文還介紹了其他輔助模塊的設計，包括DVI接口信號處理模塊、縮放參數計算與控制模塊以及輸出信號檢測與時序濾波模塊。 本設計使用Verilog HDL對各模塊進行了RTL級描述，并使用Quartus II7.2進行了邏輯仿真，最后使用Altera公司的FPGA芯片來進行驗證。通過邏輯驗證和系統(tǒng)仿真，證明該scaler的設計達到了預期的目標。對于不同分辨率的圖像，均可以在顯示屏上得到穩(wěn)定的顯示。
上傳時間： 2013-05-30
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