電路如果存在不穩(wěn)定性因素，就有可能出現(xiàn)振蕩。本文對比分析了傳統(tǒng)LDO和無片電容LDO的零極點，運用電流緩沖器頻率補償設(shè)計了一款無片外電容LDO，電流緩沖器頻率補償不僅可減小片上補償電容而且可以增加帶寬。對理論分析結(jié)果在Cadence平臺基上于CSMC0.5um工藝對電路進行了仿真驗證。本文無片外電容LDO的片上補償電容僅為3 pF，減小了制造成本。它的電源電壓為3.5~6 V，輸出電壓為3.5 V。當在輸入電源電壓6 V時輸出電流從100 μA到100 mA變化時，最小相位裕度為830，最小帶寬為4.58 MHz
標簽： LDO 無片外電容 穩(wěn)定性分析
上傳時間： 2014-12-24
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基于1 μm 40V BCD 工藝，使用Cadence軟件對原邊反饋AC/DC控制器進行仿真和分析。線補償技術(shù)可以使原邊反饋AC/DC電路獲得很好的負載調(diào)整率，抵消電感上所消耗的電壓和整流二極管上的壓降，使輸出達到的最佳值。在輸入加220 V交流電壓時，輸出結(jié)果最大值為5.09 V，最小值為5 V，最大負載調(diào)整率為9.609%。
上傳時間： 2013-10-20
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基于SMIC0.35 μm的CMOS工藝，設(shè)計了一種高電源抑制比，同時可在全工藝角下的得到低溫漂的帶隙基準電路。首先采用一個具有高電源抑制比的基準電壓，通過電壓放大器放大得到穩(wěn)定的電壓，以提供給帶隙核心電路作為供電電源，從而提高了電源抑制比。另外，將電路中的關(guān)鍵電阻設(shè)置為可調(diào)電阻，從而可以改變正溫度電壓的系數(shù)，以適應不同工藝下負溫度系數(shù)的變化，最終得到在全工藝角下低溫漂的基準電壓。Cadence virtuoso仿真表明：在27 ℃下，10 Hz時電源抑制比（PSRR）-109 dB，10 kHz時（PSRR）達到-64 dB；在4 V電源電壓下，在-40～80 ℃范圍內(nèi)的不同工藝角下，溫度系數(shù)均可達到5.6×10-6 V/℃以下。
上傳時間： 2014-12-03
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針對廣泛使用電池供電的系統(tǒng)，由于電源電壓監(jiān)控的要求，系統(tǒng)復位電路的可靠性對整個系統(tǒng)的穩(wěn)定性起著非常重要的作用，本文研究并設(shè)計一種低功耗，高性能的復位芯片，可以在系統(tǒng)上電，掉電的情況下向微處理器提供復位信號。當電源電壓低于預設(shè)的門檻電壓時，輸出復位信號并在電源電壓恢復到門檻電壓以上繼續(xù)持續(xù)復位一段時間，實現(xiàn)整個系統(tǒng)的平穩(wěn)恢復，復位信號低電平有效。該芯片采用CMSC035標準CMOS工藝實現(xiàn)，采用Cadence Spectre仿真，工作電流僅為10 μA。該芯片已成功應用于工業(yè)類控制系統(tǒng)中。
上傳時間： 2014-12-24
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Prakash Rashinkar has over 15 years experience in system design and verificationof embedded systems for communication satellites, launch vehicles and spacecraftground systems, high-performance computing, switching, multimedia, and wirelessapplications. Prakash graduated with an MSEE from Regional Engineering College,Warangal, in India. He lead the team that was responsible for delivering themethodologies for SOC verification at Cadence Design Systems. Prakash is anactive member of the VSIA Functional Verification DWG. He is currently Architectin the Vertical Markets and Design Environments Group at Cadence.
上傳時間： 2014-01-24
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解壓密碼：www.elecfans.com 隨著微電子技術(shù)的迅速發(fā)展以及集成電路規(guī)模不斷提高，對電路性能的設(shè)計 要求越來越嚴格，這勢必對用于大規(guī)模集成電路設(shè)計的EDA 工具提出越來越高的 要求。自1972 年美國加利福尼亞大學柏克萊分校電機工程和計算機科學系開發(fā) 的用于集成電路性能分析的電路模擬程序SPICE（Simulation Program with IC Emphasis）誕生以來，為適應現(xiàn)代微電子工業(yè)的發(fā)展，各種用于集成電路設(shè)計的 電路模擬分析工具不斷涌現(xiàn)。HSPICE 是Meta-Software 公司為集成電路設(shè)計中 的穩(wěn)態(tài)分析，瞬態(tài)分析和頻域分析等電路性能的模擬分析而開發(fā)的一個商業(yè)化通 用電路模擬程序，它在柏克萊的SPICE（1972 年推出），MicroSim公司的PSPICE （1984 年推出）以及其它電路分析軟件的基礎(chǔ)上，又加入了一些新的功能，經(jīng) 過不斷的改進，目前已被許多公司、大學和研究開發(fā)機構(gòu)廣泛應用。HSPICE 可 與許多主要的EDA 設(shè)計工具，諸如Candence,Workview 等兼容，能提供許多重要 的針對集成電路性能的電路仿真和設(shè)計結(jié)果。采用HSPICE 軟件可以在直流到高 于100MHz 的微波頻率范圍內(nèi)對電路作精確的仿真、分析和優(yōu)化。在實際應用中， HSPICE能提供關(guān)鍵性的電路模擬和設(shè)計方案，并且應用HSPICE進行電路模擬時， 其電路規(guī)模僅取決于用戶計算機的實際存儲器容量。 The HSPICE Integrator Program enables qualified EDA vendors to integrate their products with the de facto standard HSPICE simulator, HSPICE RF simulator, and WaveView Analyzer™. In addition, qualified HSPICE Integrator Program members have access to HSPICE integrator application programming interfaces (APIs). Collaboration between HSPICE Integrator Program members will enable customers to achieve more thorough design verification in a shorter period of time from the improvements offered by inter-company EDA design solutions.
上傳時間： 2013-11-10
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0RCAD全能混合電路仿真:第一部分 0rCAD環(huán)境與Capture第l章 OrCAD PSpice簡介1—1 SPICE的起源1—2 OrCAD PSpice的特點1—3 評估版光盤的安裝1—4 評估版的限制1—4—1 Capture CIS 9．0評估版的限制1—4—2 PSpiceA/D9．0評估版限制1—5 系統(tǒng)需求1—6 PSpice可執(zhí)行的仿真分析1—6—1 基本分析1—6—2 高級分析1—7 Capture與PSpice名詞解釋1—7—1 文件與文件編輯程序1—7—2 對象、電氣對象與屬性1—7—3 元件、元件庫與模型1—7—4 繪圖頁、標題區(qū)與邊框1—7—5 繪圖頁文件夾、設(shè)計、設(shè)計快取內(nèi)存1—7—6 項目與項目管理程序
上傳時間： 2013-11-05
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ORCAD在使用的時候總會出現(xiàn)這樣或那樣的問題…但下這個問題比較奇怪…在ORCAD中無法輸出網(wǎng)表…彈出下面的錯誤….這種問題很是奇怪…Netlist Format: tango.dllDesign Name: D:\EDA_PROJECT\PROTEL99SE\YK\SV3200\MAIN.DSNERROR [NET0021] Cannot get part.[FMT0024] Ref-des not found. Possible Logical/Physical annotation conflict.[FMT0018] Errors processing intermediate file找了一天沒找到問題…終于在花了N多時間后發(fā)現(xiàn)問題所在…其實這個問題就是不要使用ORCAD PSPICE 庫里面的元件來畫電路圖…實際中我是用了PSPICE里面和自己制作的二種電阻和電容混合在一起…就會出現(xiàn)這種問題…
上傳時間： 2013-11-21
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pads綠色版
上傳時間： 2013-11-16
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16.6 版本出來將近半年了，一直想和大家分享一下OrCAD 在16.6 上面的表現(xiàn)。今天終于可以坐下來說一下了。今天要討論的是Capture 非常有用的一個更新，原理圖與SI 分析的完美結(jié)合結(jié)合。
標簽： OrCAD_Capture_CIS Cadence 16.6
上傳時間： 2014-03-26
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