該系統(tǒng)采用了B/S結(jié)構(gòu)模式，利用JSP技術(shù)，采用開(kāi)源框架Struts，使用連接池技術(shù)通過(guò)JDBC訪問(wèn)數(shù)據(jù)庫(kù)。特別在登錄安全問(wèn)題，借助Web服務(wù)器Session對(duì)象，綜合運(yùn)用數(shù)據(jù)加密技術(shù)與圖片驗(yàn)證碼技術(shù)，增強(qiáng)Web用戶登錄安全策略。
標(biāo)簽： 模式
上傳時(shí)間： 2013-12-23
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本文用VHDL在CPLD器件上實(shí)現(xiàn)一種8 b數(shù)字頻率計(jì)測(cè)頻系統(tǒng)，能夠用十進(jìn)制數(shù)碼顯示被測(cè)信號(hào)的頻率，不僅能夠測(cè)量正弦波、方波和三角波等信號(hào)的頻率，而且還能對(duì)其他多種物理量進(jìn)行測(cè)量。具有體積小、可靠性高、功耗低的特點(diǎn)。
標(biāo)簽： VHDL CPLD 器件 數(shù)字頻率計(jì)
上傳時(shí)間： 2013-12-18
上傳用戶：sy_jiadeyi
利用matlab編寫(xiě)的m序列發(fā)生器。內(nèi)容參見(jiàn)《FPGA設(shè)計(jì)及應(yīng)用》褚振勇編 西安電子科技大學(xué)出版社
標(biāo)簽： matlab FPGA 編寫(xiě) 序列
上傳時(shí)間： 2016-08-31
上傳用戶：dongqiangqiang
這是一個(gè)三次樣條插值的.m程序 輸入的是一個(gè)二維數(shù)組A(Nx2) 插值方法為: S(x) = A(J) + B(J)*( x - x(J) ) + C(J)*( x - x(J) )**2 +D(J) * ( x - x(J) )**3 for x(J) <= x < x(J + 1)
標(biāo)簽： Nx2 插值 三次樣條 二維
上傳時(shí)間： 2013-12-14
上傳用戶：gengxiaochao
基于Xilinx XC3S500E的FPGA最小開(kāi)發(fā)板制作的文章。
標(biāo)簽： Xilinx S500 500E FPGA
上傳時(shí)間： 2016-09-01
上傳用戶：13517191407
移位乘法器的輸入為兩個(gè)4位操作數(shù)a和b，啟動(dòng)乘法器由stb控制，clk信號(hào)提供系統(tǒng)定時(shí)。乘法器的結(jié)果為8位信號(hào)result,乘法結(jié)束后置信號(hào)done為1. 乘法算法采用原碼移位乘法，即對(duì)兩個(gè)操作數(shù)進(jìn)行逐位的移位相加，迭代4次后輸出結(jié)果。具體算法： 1. 被乘數(shù)和乘數(shù)的高位補(bǔ)0，擴(kuò)展成8位。 2. 乘法依次向右移位，并檢查其最低位，如果為1，則將被乘數(shù)和部分和相加，然后將被乘數(shù)向左移位；如果為0，則僅僅將被乘數(shù)向左移位。移位時(shí)，被乘數(shù)的低端和乘數(shù)的高端均移入0. 3. 當(dāng)乘數(shù)變成全0后，乘法結(jié)束。
標(biāo)簽： 移位 乘法器 位操作 輸入
上傳時(shí)間： 2014-01-03
上傳用戶：星仔
一個(gè)電子產(chǎn)品開(kāi)發(fā)時(shí)的部分c代碼B!絕對(duì)能用!
標(biāo)簽： 電子 產(chǎn)品開(kāi)發(fā) 分 代碼
上傳時(shí)間： 2013-12-20
上傳用戶：許小華
上傳時(shí)間： 2016-09-05
上傳用戶：515414293
介紹了matlab/simulink在FPGA中的應(yīng)用，將matlab/simulingk和FPGA結(jié)合起來(lái)，對(duì)仿真具有一定的參考價(jià)值。
標(biāo)簽： simulink matlab FPGA 中的應(yīng)用
上傳時(shí)間： 2014-12-02
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自己的51開(kāi)發(fā)板源代碼B，里面包含有LCD1602實(shí)驗(yàn)，lcd12864實(shí)驗(yàn)，ps2 lcd1602，串口通訊，紅外遙控，計(jì)算器，繼電器控制，矩陣鍵盤(pán)等實(shí)驗(yàn)程序，內(nèi)容豐富
標(biāo)簽： 51開(kāi)發(fā)板 源代碼
上傳時(shí)間： 2016-09-06
上傳用戶：wab1981
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