針對(duì)目前使用的RS232接口數(shù)字化B超鍵盤(pán)存在PC主機(jī)啟動(dòng)時(shí)不能設(shè)置BIOS，提出一種PS2鍵盤(pán)的設(shè)計(jì)方法。基于W78E052D單片機(jī)，采用8通道串行A/D轉(zhuǎn)換器設(shè)計(jì)了8個(gè)TGC電位器信息采集電路，電位器位置信息以鍵盤(pán)掃描碼序列形式發(fā)送，正交編碼器信號(hào)通過(guò)XC9536XL轉(zhuǎn)換為單片機(jī)可接收的中斷信號(hào)，軟件接收到中斷信息后等效處理成按鍵。結(jié)果表明，在滿(mǎn)足開(kāi)機(jī)可設(shè)置BIOS同時(shí)，又可實(shí)現(xiàn)超聲特有功能，不需要專(zhuān)門(mén)設(shè)計(jì)驅(qū)動(dòng)程序，接口簡(jiǎn)單，成本低。 Abstract: Aiming at the problem of the digital ultrasonic diagnostic imaging system keyboard with RS232 interface currently used couldn?蒺t set the BIOS when the PC boot， this paper proposed a design method of PS2 keyboards. Based on W78E052D microcontroller，designed eight TGC potentiometers information acquisition circuit with 8-channel serial A/D converter， potentiometer position information sent out with keyboard scan code sequentially.The control circuit based on XC9536 CPLD is used for converting the mechanical actions of the encoders into the signals that can be identified by the MCU， software received interrupt information and equivalently treatmented as key. The results show that the BIOS can be set to meet the boot， ultrasound specific functionality can be achieved at the same time， it does not require specially designed driver，the interface is simple and low cost.
標(biāo)簽： 單片機(jī) B超 數(shù)字化 鍵盤(pán)設(shè)計(jì)
上傳時(shí)間： 2013-10-10
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摘要：本文詳細(xì)敘述了基于FPGA及單片機(jī)K實(shí)現(xiàn)時(shí)碼終端系統(tǒng)的設(shè)計(jì)方法，該系統(tǒng)可用于對(duì)國(guó)際通用時(shí)間格式碼IRIG碼（簡(jiǎn)稱(chēng)B碼）的解調(diào)，以及產(chǎn)生各種采樣、同步頻率信號(hào)，也可作為其它系統(tǒng)的時(shí)基和采樣、同步信號(hào)的基準(zhǔn)。關(guān)鍵詞：?jiǎn)纹瑱C(jī)；IRIG-B格式碼；FPGA；解調(diào)；控制；接口
標(biāo)簽： FPGA 單片機(jī) 時(shí)碼終端
上傳時(shí)間： 2013-12-16
上傳用戶(hù)：CSUSheep
中文版詳情瀏覽：http://www.elecfans.com/emb/fpga/20130715324029.html Xilinx UltraScale:The Next-Generation Architecture for Your Next-Generation Architecture The Xilinx® UltraScale™ architecture delivers unprecedented levels of integration and capability with ASIC-class system- level performance for the most demanding applications. The UltraScale architecture is the industr y's f irst application of leading-edge ASIC architectural enhancements in an All Programmable architecture that scales from 20 nm planar through 16 nm FinFET technologies and beyond, in addition to scaling from monolithic through 3D ICs. Through analytical co-optimization with the X ilinx V ivado® Design Suite, the UltraScale architecture provides massive routing capacity while intelligently resolving typical bottlenecks in ways never before possible. This design synergy achieves greater than 90% utilization with no performance degradation. Some of the UltraScale architecture breakthroughs include: • Strategic placement (virtually anywhere on the die) of ASIC-like system clocks, reducing clock skew by up to 50% • Latency-producing pipelining is virtually unnecessary in systems with massively parallel bus architecture, increasing system speed and capability • Potential timing-closure problems and interconnect bottlenecks are eliminated, even in systems requiring 90% or more resource utilization • 3D IC integration makes it possible to build larger devices one process generation ahead of the current industr y standard • Greatly increased system performance, including multi-gigabit serial transceivers, I/O, and memor y bandwidth is available within even smaller system power budgets • Greatly enhanced DSP and packet handling The Xilinx UltraScale architecture opens up whole new dimensions for designers of ultra-high-capacity solutions.
標(biāo)簽： UltraScale Xilinx 架構(gòu)
上傳時(shí)間： 2013-11-13
上傳用戶(hù)：瓦力瓦力hong
fpga
標(biāo)簽： spartan3e Xilinx FPGA 掉電
上傳時(shí)間： 2013-12-19
上傳用戶(hù)：wangrong
使用功能強(qiáng)大的FPGA來(lái)實(shí)現(xiàn)一種DDR2 SDRAM存儲(chǔ)器的用戶(hù)接口。該用戶(hù)接口是基于XILINX公司出產(chǎn)的DDR2 SDRAM的存儲(chǔ)控制器，由于該公司出產(chǎn)的這種存儲(chǔ)控制器具有很高的效率，使用也很廣泛，可知本設(shè)計(jì)具有很大的使用前景。本設(shè)計(jì)通過(guò)采用多路高速率數(shù)據(jù)讀寫(xiě)操作仿真驗(yàn)證，可知其完全可以滿(mǎn)足時(shí)序要求，由綜合結(jié)果可知其使用邏輯資源很少，運(yùn)行速率很高，基本可以滿(mǎn)足所有設(shè)計(jì)需要。
標(biāo)簽： SDRAM FPGA DDR2 存儲(chǔ)器
上傳時(shí)間： 2013-11-07
上傳用戶(hù)：GavinNeko
首先介紹了采用直接數(shù)字頻率合成（DDS）技術(shù)的正弦信號(hào)發(fā)生器的基本原理和采用FPGA實(shí)現(xiàn)DDS信號(hào)發(fā)生器的基本方法，然后結(jié)合DDS的原理分析了采用DDS方法實(shí)現(xiàn)的正弦信號(hào)發(fā)生器的優(yōu)缺點(diǎn)，其中重點(diǎn)分析了幅度量化雜散產(chǎn)生的誤差及其原因，最后針對(duì)DDS原理上存在的幅度量化雜散，利用FPGA時(shí)鐘頻率可調(diào)的特點(diǎn)，重點(diǎn)提出了基于FPGA實(shí)現(xiàn)的DDS正弦信號(hào)發(fā)生器的兩種改進(jìn)方法，經(jīng)過(guò)MATLAB仿真驗(yàn)證，改進(jìn)方法較好的抑制了幅度量化雜散，減小了誤差。
上傳時(shí)間： 2013-10-09
上傳用戶(hù)：ssj927211
電子發(fā)燒友網(wǎng)核心提示：Altera公司昨日宣布，在業(yè)界率先在28 nm FPGA器件上成功測(cè)試了復(fù)數(shù)高性能浮點(diǎn)數(shù)字信號(hào)處理（DSP）設(shè)計(jì)。獨(dú)立技術(shù)分析公司Berkeley設(shè)計(jì)技術(shù)有限公司（BDTI）驗(yàn)證了能夠在 Altera Stratix V和Arria V 28 nm FPGA開(kāi)發(fā)套件上簡(jiǎn)單方便的高效實(shí)現(xiàn)Altera浮點(diǎn)DSP設(shè)計(jì)流程，同時(shí)驗(yàn)證了要求較高的浮點(diǎn)DSP應(yīng)用的性能。本文是BDTI完整的FPGA浮點(diǎn)DSP分析報(bào)告。 Altera的浮點(diǎn)DSP設(shè)計(jì)流程經(jīng)過(guò)規(guī)劃，能夠快速適應(yīng)可參數(shù)賦值接口的設(shè)計(jì)更改，其工作環(huán)境包括來(lái)自MathWorks的MATLAB和 Simulink，以及Altera的DSP Builder高級(jí)模塊庫(kù)，支持FPGA設(shè)計(jì)人員比傳統(tǒng)HDL設(shè)計(jì)更迅速的實(shí)現(xiàn)并驗(yàn)證復(fù)數(shù)浮點(diǎn)算法。這一設(shè)計(jì)流程非常適合設(shè)計(jì)人員在應(yīng)用中采用高性能 DSP，這些應(yīng)用包括，雷達(dá)、無(wú)線(xiàn)基站、工業(yè)自動(dòng)化、儀表和醫(yī)療圖像等。
上傳時(shí)間： 2014-12-28
上傳用戶(hù)：18888888888
FPGA技巧Xilinx
上傳時(shí)間： 2013-10-13
上傳用戶(hù)：yanqie
100-Gb光傳送網(wǎng)（OTN）復(fù)用轉(zhuǎn)發(fā)器 a. 提供連續(xù)數(shù)據(jù)范圍在600 Mbps到14.1 Gbps之間的串行收發(fā)器，通過(guò)使用方便的部分重新配置功能支持多標(biāo)準(zhǔn)客戶(hù)側(cè)接口； b. 44個(gè)獨(dú)立發(fā)送時(shí)鐘域，提高了時(shí)鐘靈活性； c. 收發(fā)器集成電信號(hào)散射補(bǔ)償（EDC）功能，可直接驅(qū)動(dòng)光模塊（SFP+、SFP、QSFP、CFP）； d. 支持下一代光接口的28-Gbps收發(fā)器； e. 替代外部壓控晶體振蕩器（VCXO）的高級(jí)fPLL。
標(biāo)簽： Altera FPGA Gbit 100
上傳時(shí)間： 2013-11-19
上傳用戶(hù)：zhyiroy
Actel、Altera、Lattice Semiconductor和Xilinx是目前業(yè)界最主要的四大FPGA供應(yīng)商，為了 幫助中國(guó)的應(yīng)用開(kāi)發(fā)工程師更深入地了解FPGA的具體設(shè)計(jì)訣竅，我們特別邀請(qǐng)到了Altera系統(tǒng)應(yīng)用 工程部總監(jiān)Greg Steinke、Xilinx綜合方法經(jīng)理Frederic Rivoallon、Xilinx高級(jí)技術(shù)市場(chǎng)工程師 Philippe Garrault、Xilinx產(chǎn)品應(yīng)用工程部高級(jí)經(jīng)理Chris Stinson、Xilinx IP解決方案工程部總 監(jiān)Mike Frasier、Lattice Semiconductor應(yīng)用工程部總監(jiān)Bertrand Leigh和軟件產(chǎn)品規(guī)劃經(jīng)理Mike Kendrick、Actel公司硅產(chǎn)品市場(chǎng)總監(jiān)Martin Mason和應(yīng)用高級(jí)經(jīng)理Jonathan Alexander為大家傳經(jīng) 授道。 他們將就一系列大家非常關(guān)心的關(guān)鍵設(shè)計(jì)問(wèn)題發(fā)表他們的獨(dú)到見(jiàn)解，包括：什么是目前FPGA應(yīng)用工 程師面對(duì)的最主要設(shè)計(jì)問(wèn)題？如何解決？當(dāng)開(kāi)始一個(gè)新的FPGA設(shè)計(jì)時(shí)，你們會(huì)推薦客戶(hù)采用什么樣 的流程？對(duì)于I/O信號(hào)分布的處理，你們有什么建議可以提供 給客戶(hù)？如果你的客戶(hù)準(zhǔn)備移植到另外一個(gè)FPGA、ASIC和結(jié)構(gòu)化ASIC之間進(jìn)行抉擇？(下)">結(jié)構(gòu)化 ASIC或ASIC，你會(huì)建議你的客戶(hù)如何做？
上傳時(shí)間： 2013-11-09
上傳用戶(hù)：xinshou123456
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