目前，大型設(shè)計(jì)一般推薦使用同步時(shí)序電路。同步時(shí)序電路基于時(shí)鐘觸發(fā)沿設(shè)計(jì)，對(duì)時(shí)鐘的周期、占空比、延時(shí)和抖動(dòng)提出了更高的要求。為了滿足同步時(shí)序設(shè)計(jì)的要求，一般在FPGA設(shè)計(jì)中采用全局時(shí)鐘資源驅(qū)動(dòng)設(shè)計(jì)的主時(shí)鐘，以達(dá)到最低的時(shí)鐘抖動(dòng)和延遲。 FPGA全局時(shí)鐘資源一般使用全銅層工藝實(shí)現(xiàn)，并設(shè)計(jì)了專用時(shí)鐘緩沖與驅(qū)動(dòng)結(jié)構(gòu)，從而使全局時(shí)鐘到達(dá)芯片內(nèi)部的所有可配置單元(CLB)、I/O單元 (IOB)和選擇性塊RAM(Block Select RAM)的時(shí)延和抖動(dòng)都為最小。為了適應(yīng)復(fù)雜設(shè)計(jì)的需要，Xilinx的FPGA中集成的專用時(shí)鐘資源與數(shù)字延遲鎖相環(huán)(DLL)的數(shù)目不斷增加，最新的 Virtex II器件最多可以提供16個(gè)全局時(shí)鐘輸入端口和8個(gè)數(shù)字時(shí)鐘管理模塊(DCM)。與全局時(shí)鐘資源相關(guān)的原語常用的與全局時(shí)鐘資源相關(guān)的Xilinx器件原語包括：IBUFG、IBUFGDS、BUFG、BUFGP、BUFGCE、 BUFGMUX、BUFGDLL和DCM等，如圖1所示。
標(biāo)簽： Xilinx FPGA 全局時(shí)鐘資源
上傳時(shí)間： 2013-11-20
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ZBT SRAM控制器參考設(shè)計(jì),xilinx提供VHDL代碼 Description: Contains the following files readme.txt appnote_zbtp.vhd appnote_zbtf.vhd appnote_zbt.ucf Platform: All Installation/Use: Use 'unzip' on the .zip file and 'gunzip' followed by 'tar -xvf' on the .tar.gz file.
標(biāo)簽： xilinx SRAM VHDL ZBT
上傳時(shí)間： 2013-10-25
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USB接口控制器參考設(shè)計(jì),xilinx提供VHDL代碼 usb xilinx vhdl ; This program is free software; you can redistribute it and/or modify ; it under the terms of the GNU General Public License as published by ; the Free Software Foundation; either version 2 of the License, or ; (at your option) any later version. ; ; This program is distributed in the hope that it will be useful, ; but WITHOUT ANY WARRANTY; without even the implied warranty of ; MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE. See the ; GNU General Public License for more details. ; ; You should have received a copy of the GNU General Public License ; along with this program; if not, write to the Free Software ; Foundation, Inc., 675 Mass Ave, Cambridge, MA 02139, USA.
上傳時(shí)間： 2013-10-29
上傳用戶：zhouchang199
UART 4 UART參考設(shè)計(jì)，Xilinx提供VHDL代碼 uart_vhdl This zip file contains the following folders: \vhdl_source -- Source VHDL files: uart.vhd - top level file txmit.vhd - transmit portion of uart rcvr.vhd - - receive portion of uart \vhdl_testfixture -- VHDL Testbench files. This files only include the testbench behavior, they do not instantiate the DUT. This can easily be done in a top-level VHDL file or a schematic. This folder contains the following files: txmit_tb.vhd -- Test bench for txmit.vhd. rcvr_tf.vhd -- Test bench for rcvr.vhd.
標(biāo)簽： UART Xilinx VHDL 參考設(shè)計(jì)
上傳時(shí)間： 2013-11-02
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用Xilinx CPLD作為電機(jī)控制器
標(biāo)簽： Xilinx CPLD 電機(jī)控制器
上傳時(shí)間： 2013-10-16
上傳用戶：macarco
xilinx設(shè)計(jì)可以快速適應(yīng)各種發(fā)展標(biāo)準(zhǔn)和處理要求，從而可以改進(jìn)分析能力來滿足市場(chǎng)需求，同時(shí)可以在最初部署后的很長(zhǎng)一段時(shí)間內(nèi)添加各種特性和功能。 Xilinx All Programmable FPGA 和基于 SoC 的解決方案和平臺(tái)可充分滿足當(dāng)今磁場(chǎng)定向控制 （FOC） 等復(fù)雜控制算法所提出的苛刻的時(shí)序和性能要求。 Xilinx 工業(yè)成像解決方案實(shí)現(xiàn)了快速原型開發(fā)，簡(jiǎn)化了開發(fā)工作，極大地縮短了高分辨率視頻會(huì)議、視頻監(jiān)控和機(jī)器視覺系統(tǒng)的面市時(shí)間。
標(biāo)簽： xilinx 賽靈思 工業(yè)自動(dòng)化 方案
上傳時(shí)間： 2013-11-17
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Xilinx Sdram控制器VHDL源代碼
標(biāo)簽： Xilinx Sdram VHDL 控制器
上傳時(shí)間： 2014-01-14
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51的VERILOG代碼！適用于Xilinx的FPGA
標(biāo)簽： VERILOG Xilinx FPGA 代碼
上傳時(shí)間： 2015-02-04
上傳用戶：lijianyu172
xilinx virtex architecture
標(biāo)簽： architecture xilinx virtex
上傳時(shí)間： 2015-02-06
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xilinx virtex floorprint
標(biāo)簽： floorprint xilinx virtex
上傳時(shí)間： 2014-11-30
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