用verilog HDL代碼編寫的快速除法器，比較有用
標(biāo)簽： verilog HDL 代碼 編寫
上傳時(shí)間： 2013-12-21
上傳用戶：xfbs821
100多例Verilog HDL 經(jīng)典編程，很適合Verilog初學(xué)者，我把它轉(zhuǎn)換成pdf格式。
標(biāo)簽： Verilog 100 HDL 編程
上傳時(shí)間： 2014-09-02
上傳用戶：gxf2016
SDRAM的Verilog HDL程序，適合DE2開發(fā)板，和TRDB-LCM顯示器，很好哦
標(biāo)簽： Verilog SDRAM HDL 程序
上傳時(shí)間： 2014-01-03
上傳用戶：skfreeman
B+樹算法,沒有密碼,供學(xué)習(xí)使用.質(zhì)量高
標(biāo)簽： 樹 密碼 算法 質(zhì)量
上傳時(shí)間： 2014-09-10
上傳用戶：遠(yuǎn)遠(yuǎn)ssad
如果四位數(shù)各位上的數(shù)字均是0或2或4或6或8, 則統(tǒng)計(jì)出滿足此條件的個(gè)數(shù)cnt, 并把這些四位數(shù)按從大到小的順序存入數(shù)組b中
標(biāo)簽： cnt 數(shù)字 數(shù)組
上傳時(shí)間： 2016-06-23
上傳用戶：gtf1207
費(fèi)諾編碼的步驟: A 將概率按從大到小的順序排列 B 按編碼進(jìn)制數(shù)將概率分組，使每組概率和盡可能接近或相等。 C 給每組分配一位碼元 D 將每一分組再按同樣原則劃分，重復(fù)b和c，直到概率不再可分為止
標(biāo)簽： 編碼 概率 分組 進(jìn)制數(shù)
上傳時(shí)間： 2016-06-24
上傳用戶：xinyuzhiqiwuwu
HDB3碼的VHDL實(shí)現(xiàn) 共三個(gè)模塊：插入V、插入B以及單雙極性變換
標(biāo)簽： HDB3 VHDL 模塊 雙極性
上傳時(shí)間： 2013-11-29
上傳用戶：天涯
Description Calculate a+b Input Two integer a,b (0<=a,b<=101000) Output Output a + b Sample Input 5 7 Sample Output 12
標(biāo)簽： Description Calculate integer 101000
上傳時(shí)間： 2014-01-25
上傳用戶：tonyshao
有用的verilog hdl實(shí)驗(yàn)用程序 配有截圖
標(biāo)簽： verilog hdl 實(shí)驗(yàn) 程序
上傳時(shí)間： 2013-12-23
上傳用戶：zhyiroy
用verilog hdl實(shí)現(xiàn)的VGA顯示彩條信號(hào)，其中包括VGA時(shí)序、豎彩條、橫彩條、棋盤格
標(biāo)簽： verilog hdl VGA 信號(hào)
上傳時(shí)間： 2016-06-29
上傳用戶：yangbo69
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