< B語(yǔ)言與方法：實(shí)用形式化開發(fā)指南>> 本書介紹了B抽象機(jī)符號(hào)語(yǔ)言以及用于支持形式化規(guī)格說明和高集成 系統(tǒng)開發(fā)的方掛。首先，介紹了B 語(yǔ)言的發(fā)展歷史及與其他語(yǔ)言的關(guān)系，然 后，從集合、序列等基本數(shù)學(xué)符號(hào)表示到B 語(yǔ)言的結(jié)構(gòu)化機(jī)制，再到它所支 持的大型程序設(shè)計(jì)方法，全面地介細(xì)了B 符號(hào)語(yǔ)言的描述方法。
標(biāo)簽： gt 語(yǔ)言 lt 開發(fā)指南
上傳時(shí)間： 2014-11-29
上傳用戶：康郎
eeprom的Verilog HDL源代碼，含eeprom的讀寫！Quartus II5.0平臺(tái)測(cè)試通過！
標(biāo)簽： Verilog eeprom HDL 源代碼
上傳時(shí)間： 2013-12-19
上傳用戶：BOBOniu
uclinux 中如何使用b核的文章,經(jīng)典
上傳時(shí)間： 2016-04-11
上傳用戶：jqy_china
4 digital LED dynamic display的Verilog HDL源代碼，它能動(dòng)態(tài)的顯示4位數(shù)，為FPGA 的DEBUG 提供便利，非常經(jīng)典，簡(jiǎn)單易懂，并且經(jīng)過了Modelsim/ISE/FPGA(XC3S250ETQ144)驗(yàn)證和實(shí)現(xiàn)，好的行為模型就應(yīng)該大家分享。
標(biāo)簽： digital Verilog dynamic display
上傳時(shí)間： 2016-04-12
上傳用戶：壞天使kk
采用基于B/S結(jié)構(gòu)進(jìn)行開發(fā)學(xué)生管理信息系統(tǒng),本系統(tǒng)采用Servlet+Jsp+JavaBean+MySQL 的設(shè)計(jì)方式
標(biāo)簽： JavaBean Servlet MySQL Jsp
上傳時(shí)間： 2013-11-26
上傳用戶：yuchunhai1990
VerilogHDL硬件描述語(yǔ)言(簡(jiǎn)單的Verilog HDL語(yǔ)法
標(biāo)簽： VerilogHDL Verilog HDL 硬件描述語(yǔ)言
上傳時(shí)間： 2016-04-12
上傳用戶：xuan‘nian
該系統(tǒng)是一個(gè)B/S結(jié)構(gòu)的公司定飯系統(tǒng),整套軟件由JSP編制,希望大家能夠多提寶貴意見,但請(qǐng)不要將它應(yīng)用于商業(yè)環(huán)境,如實(shí)在要使用的話,請(qǐng)與作者聯(lián)系!(使用此系統(tǒng)無比要有ORACLE8i以上版本數(shù)據(jù)庫(kù)!)
上傳時(shí)間： 2014-01-25
上傳用戶：壞壞的華仔
全新的B/S結(jié)構(gòu)開發(fā)方式,用純JS+HTML實(shí)現(xiàn)了類似C/S的強(qiáng)大瀏覽器交互,查詢及分頁(yè)瀏覽速度提高幾倍,可以成批錄入數(shù)據(jù),有完整的數(shù)據(jù)庫(kù)表訪問和純web打印
上傳時(shí)間： 2014-01-20
上傳用戶：lacsx
關(guān)于雙口RAM的Verilog HDL源碼
上傳時(shí)間： 2016-04-17
上傳用戶：爺?shù)臍赓|(zhì)
小例子,關(guān)于Verilog HDL語(yǔ)言的一些小練習(xí),可供參考.
上傳時(shí)間： 2016-04-18
上傳用戶：youlongjian0
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