硬件描述語言,verilog HDL,實現(xiàn)了解碼器的設(shè)計
標(biāo)簽： verilog HDL 硬件描述語言 解碼器
上傳時間： 2013-12-22
上傳用戶：sclyutian
Verilog HDL語言編寫的5分頻電路。采用兩路時鐘相邏輯作用產(chǎn)生。
標(biāo)簽： Verilog HDL 語言 編寫
上傳時間： 2015-07-18
上傳用戶：yulg
Verilog HDL編寫的串并轉(zhuǎn)換。采用iout類型口。包含源文件和測試文件。用Modsim編譯。
標(biāo)簽： Verilog Modsim iout HDL
上傳時間： 2014-01-15
上傳用戶：lanwei
回溯演算法解迷宮問題-VB 本代碼是回溯演算法的非常經(jīng)典的例子，可以做遊戲作簡單參考
標(biāo)簽： 算法 VB
上傳時間： 2013-12-29
上傳用戶：helmos
本原碼是基于Verilog HDL語言的FPGA原程序，主要用于測頻率，特點主要是可以更快地測頻。實時性更高。
標(biāo)簽： Verilog FPGA HDL 語言
上傳時間： 2015-08-04
上傳用戶：15071087253
本原碼是基于Verilog HDL語言編寫的，實現(xiàn)了SPI接口設(shè)計，可以應(yīng)用于FPGA,實現(xiàn)SPI協(xié)議的接口設(shè)計.在MAXII編譯成功,用Modelsim SE 6仿真成功.
上傳用戶：mikesering
本文件提供了用verilog HDL語言實現(xiàn)的8位超前進(jìn)位加法器,充分說明了超前進(jìn)位加法器和普通加法器之間的區(qū)別.
標(biāo)簽： verilog 加法器 HDL 進(jìn)位
上傳時間： 2013-12-17
上傳用戶：ynwbosss
verilog HDL原碼 一種簡單的同步FIFO原碼，可以被綜合
標(biāo)簽： verilog FIFO HDL
上傳時間： 2013-12-28
上傳用戶：qwe1234
advanced digital design with the verilog hdl
標(biāo)簽： advanced digital verilog design
上傳時間： 2013-12-15
上傳用戶：爺?shù)臍赓|(zhì)
verilog HDL實現(xiàn)先進(jìn)先出棧，不含測試文件
標(biāo)簽： verilog HDL 棧
上傳時間： 2015-08-20
上傳用戶：rocwangdp
蟲蟲下載站版權(quán)所有 京ICP備2021023401號-1
<dl id="4oqua"></dl>
