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用Verilog語言寫的FPGA FIFO
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使用verilog語言控制CPLD通過紅外收發器進行紅外通訊
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基于DDS原理的正弦信號發生器。用VERILOG語言實現
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這是用verilog語言實現的1024點ff程序t
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介紹了如何用verilog語言實現處理器部件uart
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用Verilog語言編寫的FPGA控制PWM的程序.利用碼盤脈沖進行調速,進行過簡單試驗,可用.沒有經過長期驗證.做簡單修改即可應用!
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字節型CRC校驗 采用verilog語言設計
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verilog 語言hdb 3 編 碼 經過測試
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使用verilog語言完成了基于cordic算法求反正切的計算
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用VERILOG語言寫的RS485通信程序,經調試可以直接使用
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