verilog語言實現(xiàn)的SPI主模式代碼；綜合仿真OK；
標簽： SPI;verilog
上傳時間： 2016-11-30
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本文主要介紹了Verilog HDL 語言的一些基本知識，目的是使初學者能夠迅速掌握HDL 設(shè)計方法，初步了解并掌握Verilog HDL語言的基本要素，能夠讀懂簡單的設(shè)計代碼并能 夠進行一些簡單設(shè)計的Verilog HDL建模。
上傳時間： 2017-04-08
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設(shè)計高速電路必須考慮高速訊 號所引發(fā)的電磁干擾、阻抗匹配及串音等效應(yīng)，所以訊號完整性 (signal integrity)將是考量設(shè)計電路優(yōu)劣的一項重要指標，電路日異複雜必須仰賴可 靠的軟體來幫忙分析這些複雜的效應(yīng)，才比較可能獲得高品質(zhì)且可靠的設(shè)計， 因此熟悉軟體的使用也將是重要的研究項目之一。另外了解高速訊號所引發(fā)之 各種效應(yīng)(反射、振鈴、干擾、地彈及串音等)及其克服方法也是研究高速電路 設(shè)計的重點之一。目前高速示波器的功能越來越多，使用上很複雜，必須事先 進修學習，否則無法全盤了解儀器之功能，因而無法有效發(fā)揮儀器的量測功能。 其次就是高速訊號量測與介面的一些測試規(guī)範也必須熟悉，像眼圖分析，探針 效應(yīng)，抖動(jitter)測量規(guī)範及高速串列介面量測規(guī)範等實務(wù)技術(shù)，必須充分 了解研究學習，進而才可設(shè)計出優(yōu)良之教學教材及教具。
標簽： 高速電路
上傳時間： 2021-11-02
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主要內(nèi)容介紹 Allegro 如何載入 Netlist，進而認識新式轉(zhuǎn)法和舊式轉(zhuǎn)法有何不同及優(yōu)缺點的分析，透過本章學習可以對 Allegro 和 Capture 之間的互動關(guān)係，同時也能體驗出 Allegro 和 Capture 同步變更屬性等強大功能。Netlist 是連接線路圖和 Allegro Layout 圖檔的橋樑。在這裏所介紹的 Netlist 資料的轉(zhuǎn)入動作只是針對由 Capture（線路圖部分）產(chǎn)生的 Netlist 轉(zhuǎn)入 Allegro（Layout部分）1． 在 OrCAD Capture 中設(shè)計好線路圖。2． 然後由 OrCAD Capture 產(chǎn)生 Netlist（annotate 是在進行線路圖根據(jù)第五步產(chǎn)生的資料進行編改）。 3． 把產(chǎn)生的 Netlist 轉(zhuǎn)入 Allegro（layout 工作系統(tǒng)）。 4． 在 Allegro 中進行 PCB 的 layout。 5． 把在 Allegro 中產(chǎn)生的 back annotate（Logic）轉(zhuǎn)出（在實際 layout 時可能對原有的 Netlist 有改動過），並轉(zhuǎn)入 OrCAD Capture 裏進行回編。
上傳時間： 2022-04-28
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有些人喜歡收集棒球卡片，老的車輛雜志，或是橡皮小鴨，但我喜歡收集Verilog書籍。從1989年那個三孔活頁夾中保存的Gateway VERILOG-XL Reference Manual Versionl.5a復(fù)印本開始，那時的Verilog很簡單，其中只包含了一種過程獄值（那時的語言并沒有包含非阻塞賦值），它很難讓我們相信有一天能夠使用它來設(shè)計芯片，我們可以在VAX或是昂貴的Apollo工作站上進行仿真.從那開始我購買了相當多的Verilog書籍，其中包含了少量的綜合書籍，還有一份介紹硬件描述語言歷史的文本，其中的一小部分介紹了VHDL，這些書籍中大部分都是關(guān)于Verilog.但有趣的是，我并沒有花很多時間來閱讀它們，它們只是被擱置在書架上，我承認書架上擺滿了關(guān)于Verilog的書籍時，是一件令人驕傲的事情，但目光如矩的參觀者能發(fā)現(xiàn)它們都是全新的從未被閱讀過，擁有未使用過和未閱讀過的書籍都是無意義的，另一方面讓我沮喪，從這些書籍中只能找到很少一部分，對于工程師有價值的內(nèi)容，我能否找到一本需天天使用的書籍，有利于我入門以及在工作中及時參閱。Stu和Don編寫的就是這祥一本書，了解這些技巧我花費了很多年的時間，其中內(nèi)容甚至讓我懷疑，自己是否了解Verilog，在這本能提供幫助和有價值的書籍中，給出的一些知識點都是經(jīng)過提煉的，相信你不會感到沮喪。如果你是一個老手，驗證這些技巧也需通過相當困難的方式，但你可笑著對自己說：“好的，我找到它了”如果你是新手，快點跟隨兩位專家開始學習吧，不要猶豫快點來參加兩位紳士提供的一次培訓(xùn)課程，我保證你不會遺憾.我最喜歡的陷辨是第65條：循環(huán)是無限的，為什么？可以構(gòu)建一個調(diào)試它的環(huán)境，相信我，如果建模錯誤會引發(fā)芯片損壞時，你就不會忘記錯誤為什么會出現(xiàn)？可惜這本書我沒有早點遇到，無疑你是幸運的，把這本書放在手邊，經(jīng)常參閱，它可幫助你解決所有的模型編譯和項目設(shè)計的困難。
標簽： verilog systemverilog
上傳時間： 2022-07-01
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Verilog HDL語言的LCD1602液晶驅(qū)動程序
上傳時間： 2013-04-24
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雷達信號模擬技術(shù)和現(xiàn)代雷達技術(shù)的發(fā)展息息相關(guān)。雷達信號模擬設(shè)備可以仿真出各種符合實驗要求的目標信號來，直接注入雷達來對雷達進行試驗，極大的方便了雷達的設(shè)計與調(diào)試。 本課題主要研究利用FPGA實現(xiàn)線性調(diào)頻脈沖壓縮雷達目標信號的模擬。全文的內(nèi)容如下： 首先詳細闡述了線性調(diào)頻(LFM)脈沖壓縮雷達脈沖壓縮原理，分析了線性調(diào)頻脈沖信號的特點，討論和比較了匹配濾波數(shù)字實現(xiàn)的兩種算法：時域?qū)崿F(xiàn)和頻域?qū)崿F(xiàn)。 其次在對常用雷達信號模擬方法探討的基礎(chǔ)上，提出基于FPGA的線性調(diào)頻脈沖壓縮雷達目標視頻信號模擬器的系統(tǒng)設(shè)計，對點目標、多目標和延展目標等情況下的目標信號進行建模，針對設(shè)定目標參數(shù)完成了目標信號的波形仿真，并完成基于頻域?qū)崿F(xiàn)方法的線性調(diào)頻脈沖壓縮雷達數(shù)字匹配濾波算法的設(shè)計及仿真。 最后，在Quartus Ⅱ 6.0平臺上，完成模擬器中脈沖壓縮等信號處理部分基于Verilog HDL 語言的軟件設(shè)計及功能、時序仿真，并完成了相關(guān)硬件的設(shè)計。
上傳時間： 2013-07-13
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Mentor公司的ModelSim是業(yè)界最優(yōu)秀的HDL語言仿真軟件，它能提供友好的仿真環(huán)境，是業(yè)界唯一的單內(nèi)核支持VHDL和Verilog混合仿真的仿真器
上傳時間： 2013-04-24
上傳用戶：zukfu
隨著數(shù)字電視全國范圍丌播時間表的臨近，數(shù)字電視技術(shù)得到很大發(fā)展，數(shù)字電視信號在信源基帶數(shù)據(jù)和信道傳輸?shù)确矫嬉呀?jīng)進一步標準化，數(shù)字電視傳播途徑也越來越廣，在衛(wèi)星、地面及有線電視網(wǎng)中傳輸數(shù)字電視信號得到迅速發(fā)展。借著2008年奧運的東風，數(shù)字電視領(lǐng)域的應(yīng)用研究方興未艾。 本課題目的是完成有線數(shù)字電視廣播系統(tǒng)的重要設(shè)備--調(diào)制器的設(shè)計和實現(xiàn)，核心器件選用FPGA芯片。系統(tǒng)硬件實現(xiàn)以國家標準GY/T 170-2001(有線數(shù)字電視廣播信道編碼與調(diào)制規(guī)范)為主要依據(jù)，以Xilinx公司的Virtex系列(Virtex 4，Virtex 5)芯片及相關(guān)開發(fā)板(ML402、ML506)為平臺，主要任務(wù)是基于相關(guān)標準對其實用技術(shù)進行研究和開發(fā)。完成了信道編碼和調(diào)制的模塊劃分、Verilog HLD程序的編寫(或IP核的調(diào)用)和仿真以及在板調(diào)試和聯(lián)調(diào)等工作，設(shè)計目的是在提高整個系統(tǒng)集成度的前提下實現(xiàn)多頻點調(diào)制。 本文在研究現(xiàn)有數(shù)字電視網(wǎng)絡(luò)技術(shù)和相關(guān)產(chǎn)品的基礎(chǔ)上，以國標GY/T170-2001為主要依據(jù)并參閱了其他的相關(guān)標準，提出了多頻點QAM調(diào)制器的實現(xiàn)方案。整個工作包括：模塊劃分，完成了基帶物理接口(輸入)、包頭反轉(zhuǎn)與隨機化、RS編碼、卷積交織、碼流變換、差分編碼、星座映射、基帶成型(包括Nyquist濾波器、半帶濾波器、CIC濾波器的設(shè)計或模塊調(diào)用)、高端DAC的配置(輸出)等模塊的Verilog HLD程序的編寫(或者IP核調(diào)用)和仿真等工作；成功進行了開發(fā)板板級調(diào)試，調(diào)試的過程中充分利用Xilinx公司的開發(fā)板和調(diào)試軟件ChipScope，成功設(shè)計了驗證方案并進行了模塊驗證；最后進行了各模塊聯(lián)調(diào)工作，設(shè)計了系統(tǒng)驗證方案并成功完成對整個系統(tǒng)的驗證工作。 經(jīng)測試表明，該系統(tǒng)主要性能達到國家相關(guān)標準GY/T 198-2003(有線數(shù)字電視廣播QAM調(diào)制器技術(shù)要求和測量方法)規(guī)定的技術(shù)指標，可以進入樣機試生產(chǎn)環(huán)節(jié)。
標簽： 有線數(shù)字電視 廣播系統(tǒng) 信道編碼
上傳時間： 2013-04-24
上傳用戶：jiangfire
_Wiley_Synthesis_of_Arithmetic_Circuits_-_FPGA_ASIC_and_Embedded_Systems_(2006)_-_DDU一些硬體設(shè)計教學文件
標簽： Wiley_Synthesis_of_Arithmetic_Cir FPGA_ASIC_and_Embedded_Systems cuits 2006
上傳時間： 2013-08-20
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