可預取的fifo 的fpga 設計代碼，滿足異步時鐘的操作
標簽： fifo fpga 代碼
上傳時間： 2014-01-19
上傳用戶：er1219
對 VHDL Verilog 和Systemverilog的詳細對比，對與初學者十分有益！
標簽： Systemverilog Verilog VHDL 對比
上傳時間： 2016-05-01
上傳用戶：zmy123
這是一個DWT的Verilog code,它的主要功用是PC與FPGA之間的DWT程序的溝通與傳輸
標簽： DWT Verilog FPGA code
上傳時間： 2014-08-09
上傳用戶：xc216
FIFO（先進先出隊列）通常用于數據的緩存和用于容納異步信號的頻率或相位的差異。本FIFO的實現是利用 雙口RAM 和讀寫地址產生模塊來實現的.FIFO的接口信號包括異步的寫時鐘（wr_clk）和讀時鐘（rd_clk）、 與寫時鐘同步的寫有效（wren）和寫數據（wr_data） 、與讀時鐘同步的讀有效（rden）和讀數據（rd_data） 為了實現正確的讀寫和避免FIFO的上溢或下溢，給出與讀時鐘和寫時鐘分別同步的FIFO的空標志（empty）和 滿標志（full）以禁止讀寫操作。
標簽： FIFO wr_clk RAM 隊列
上傳時間： 2014-01-25
上傳用戶：趙云興
Verilog語言編寫的LDPC編碼程序
標簽： Verilog LDPC 語言 編寫
上傳時間： 2016-05-09
上傳用戶：hakim
Verilog語言實現的Hamming(3,7)編碼器，可用于FPGA實現
標簽： Verilog Hamming 語言 編碼器
上傳用戶：lmeeworm
Verilog語言描述的USB 2.0接口和新功能固件。
標簽： Verilog USB 2.0 語言
上傳時間： 2013-12-29
上傳用戶：xymbian
用Verilog HDL 寫的數字示波器的源代碼，其中還包括VGA控制源代碼
標簽： Verilog HDL 數字示波器 源代碼
上傳時間： 2014-03-07
上傳用戶：731140412
verilog超詳細的教程 數字集成電路設計入門--從HDL到版圖，北大微電子學系，于敦山 ppt
標簽： verilog HDL 教程 數字集成
上傳時間： 2014-01-27
上傳用戶：tedo811
clock_spliter 採用彈性設計 , 可調整週期寬度.
標簽： clock_spliter
上傳時間： 2013-12-27
上傳用戶：TF2015
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