verilog hdl寫(xiě)的利用fpga控制ad7865進(jìn)行多路ad數(shù)據(jù)采集的程序源代碼。
標(biāo)簽： verilog fpga 7865 hdl
上傳時(shí)間： 2016-03-09
上傳用戶(hù)：希醬大魔王
基于FPGA的多功能數(shù)字鐘Verilog設(shè)計(jì)2007-06-17 21:06基本功能： 1．具有時(shí)、分、秒計(jì)數(shù)顯示功能（6位數(shù)碼管構(gòu)成），以24小時(shí)循環(huán)為計(jì)時(shí)基準(zhǔn)。 2. 具有調(diào)節(jié)小時(shí)、分鐘的功能。 3．具有整點(diǎn)報(bào)時(shí)功能，整點(diǎn)報(bào)時(shí)的同時(shí)數(shù)碼管顯示閃爍提示。
標(biāo)簽： Verilog FPGA 2007 06
上傳時(shí)間： 2016-03-10
上傳用戶(hù)：cc1915
最新程序最好的在線(xiàn)程序設(shè)計(jì) 建議同學(xué)們好好看看。最好的
標(biāo)簽： 程序
上傳用戶(hù)：zhuoying119
由遠(yuǎn)峰公司所設(shè)計(jì)的燒入flash軟體,歡迎使用2410/2440可用
標(biāo)簽： flash 2410 2440
上傳時(shí)間： 2014-01-10
上傳用戶(hù)：dyctj
給定n個(gè)小區(qū)之間的交通圖。若小區(qū)i與小區(qū)j之間有路可通，則將頂點(diǎn)i與頂點(diǎn)j之間用邊連接，邊上的權(quán)值 表示這條道路的長(zhǎng)度。現(xiàn)在打算在這n個(gè)小區(qū)中選定一個(gè)小區(qū)建一所醫(yī)院。試問(wèn)這家醫(yī)院應(yīng)建在哪個(gè)小區(qū)，才能使距離醫(yī)院最遠(yuǎn)的小區(qū)到醫(yī)院的路程最短？請(qǐng)?jiān)O(shè)計(jì)一個(gè)算法求解上述問(wèn)題。
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上傳時(shí)間： 2013-12-31
上傳用戶(hù)：netwolf
基本VERILOG模塊，有相當(dāng)多的功能，慢慢欣賞吧
標(biāo)簽： VERILOG 模塊
上傳時(shí)間： 2016-03-19
上傳用戶(hù)：秦莞爾w
89x51 or 8051 英文電子書(shū) , 圖路及原程式
標(biāo)簽： 89x51 8051 or 英文
上傳時(shí)間： 2013-12-30
上傳用戶(hù)：qq21508895
UML 2 for Dummies ( UML 理想設(shè)計(jì)方案 )
標(biāo)簽： UML Dummies for 方案
上傳時(shí)間： 2014-01-17
上傳用戶(hù)：ommshaggar
TFT設(shè)計(jì)原理應(yīng)用設(shè)計(jì)
標(biāo)簽： TFT
上傳時(shí)間： 2014-01-13
上傳用戶(hù)：c12228
圖形話(huà)介面顯示設(shè)計(jì), 主要透過(guò)Embedded Visual C
標(biāo)簽： Embedded Visual
上傳時(shí)間： 2016-04-25
上傳用戶(hù)：weiwolkt
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