本文將電路接口技術(shù)與硬件可編程技術(shù)相結(jié)合，提出了用可編程芯片來(lái)控制IDE硬盤進(jìn)行高速數(shù)據(jù)記錄，能夠滿足機(jī)載數(shù)據(jù)記錄設(shè)備重量輕、容量大、速度快的要求。 論文對(duì)硬盤ATA接口標(biāo)準(zhǔn)進(jìn)行了研究，對(duì)VHDL語(yǔ)言、現(xiàn)場(chǎng)可編程門陣列器件(FPGA)實(shí)現(xiàn)硬件電路的原理和方法進(jìn)行了深入分析，在此基礎(chǔ)上完成了基于FPGA的數(shù)據(jù)記錄控制器的設(shè)計(jì)。文中選擇了具有低功耗、低成本、高性能的FPGA芯片(型號(hào)為CycloneEP1C3T144C8)，將各功能模塊級(jí)聯(lián)成系統(tǒng)在該芯片上完成了控制器系統(tǒng)級(jí)的設(shè)計(jì)與仿真驗(yàn)證，驗(yàn)證結(jié)果表明了用FPGA實(shí)現(xiàn)高速數(shù)據(jù)記錄控制器的可行性。所設(shè)計(jì)的VHDL代碼經(jīng)QuartusⅡ綜合、布局布線、管腳分配后，在FPGA內(nèi)部可以達(dá)到104.46Mhz的電路工作速度，F(xiàn)PGA與硬盤之間采用ATA接口的UltraDMA模式2傳輸方式，可以達(dá)到33.3MByte/s的突發(fā)數(shù)據(jù)傳輸率。文中對(duì)所用到的FPGA設(shè)計(jì)技術(shù)給予了詳細(xì)說(shuō)明，對(duì)各功能模塊的設(shè)計(jì)給予了詳細(xì)闡述，對(duì)關(guān)鍵設(shè)計(jì)給出了VHDL源代碼，還討論了FPGA設(shè)計(jì)中時(shí)序約束的作用，給出了本文所做時(shí)序約束的方法。 本文中所論述的工作對(duì)以后機(jī)載數(shù)據(jù)記錄系統(tǒng)的設(shè)計(jì)具有重要的鋪墊作用。文中在總結(jié)所做工作的同時(shí)，還對(duì)下一步工作提出了有益的建議。
標(biāo)簽： FPGA 機(jī)載 高速數(shù)據(jù) 記錄系統(tǒng)
上傳時(shí)間： 2013-08-05
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全數(shù)字調(diào)制解調(diào)技術(shù)具有多速率、多制式、智能性等特點(diǎn)，這極大的提高了通信系統(tǒng)的靈活性和通用性，符合未來(lái)通信技術(shù)發(fā)展的方向?！ ”疚膹娜缦聨讉€(gè)方面對(duì)全數(shù)字調(diào)制解調(diào)器進(jìn)行了深入系統(tǒng)研究：1，在介紹全數(shù)字調(diào)制解調(diào)器的發(fā)展現(xiàn)狀和研究QPSK通信調(diào)制解調(diào)方式的基礎(chǔ)上，依據(jù)軟件定性仿真分析了QPSK正交調(diào)制解調(diào)系統(tǒng)，設(shè)計(jì)出了滿足系統(tǒng)要求的實(shí)現(xiàn)電路框圖并選定了芯片；2，在完成了基于FPGA芯片實(shí)現(xiàn)QPSK調(diào)制解調(diào)的算法方案設(shè)計(jì)基礎(chǔ)上，利用VHDL語(yǔ)言完成了芯片程序的設(shè)計(jì)，并對(duì)其進(jìn)行了調(diào)試和功能仿真；3，利用設(shè)計(jì)出的調(diào)制解調(diào)器與選定的AD、DA、正交調(diào)制解調(diào)芯片，完成了QPSK通信系統(tǒng)的硬件電路的設(shè)計(jì)并完成了調(diào)制電路的研制；4，完成電路的信息速率大于300Kbps，產(chǎn)生的中頻信號(hào)中心頻率70MHz，帶寬500KHz，滿足系統(tǒng)設(shè)計(jì)要求，由于時(shí)間關(guān)系解調(diào)電路仍在調(diào)試中。 本文基于FPGA實(shí)現(xiàn)的QPSK數(shù)字調(diào)制解調(diào)器具有體積小、集成度高和軟件可升級(jí)等優(yōu)點(diǎn)，這為設(shè)計(jì)高集成和高靈活性的通信系統(tǒng)提供了技術(shù)基礎(chǔ)。
標(biāo)簽： QPSK FPGA 基帶 通信設(shè)計(jì)
上傳時(shí)間： 2013-07-08
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數(shù)字式π/4-DQPSK是一種線性窄帶調(diào)制技術(shù)，具有頻譜利用率高、頻譜特性好、抗衰落性能強(qiáng)、可用非相干解調(diào)等突出特點(diǎn)。在移動(dòng)通信、衛(wèi)星通信中得到廣泛應(yīng)用。 本文介紹了π/4-DQPSK調(diào)制解調(diào)的基本原理和各個(gè)模塊的設(shè)計(jì)實(shí)現(xiàn)；完成了調(diào)制解調(diào)算法的Matlab仿真設(shè)計(jì)；采用VHDL硬件描述語(yǔ)言在Xilinx公司的ISE5.2開(kāi)發(fā)環(huán)境下設(shè)計(jì)實(shí)現(xiàn)各個(gè)模塊，通過(guò)了時(shí)序仿真，實(shí)現(xiàn)了正確解調(diào)；分析了在實(shí)現(xiàn)過(guò)程中，采用1bit差分檢測(cè)了誤碼率。文章由推出的誤碼率表達(dá)式得到靜態(tài)高斯噪聲下，信噪比為16dB時(shí)誤碼率可達(dá)10-8。用Protel99SE進(jìn)行PCB板設(shè)計(jì)，完成程序下載進(jìn)FPGA芯片以及電路調(diào)試，其輸入符號(hào)速率200kbps，調(diào)制中頻455kHz。測(cè)試結(jié)果驗(yàn)證了程序的正確，實(shí)現(xiàn)了π/4-DQPSK調(diào)制解調(diào)系統(tǒng)完成預(yù)定的目標(biāo)。
標(biāo)簽： DQPSK FPGA 數(shù)字式 調(diào)制解調(diào)
上傳時(shí)間： 2013-04-24
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本文分析了數(shù)字音頻處理技術(shù)中數(shù)字濾波器的各種傳統(tǒng)實(shí)現(xiàn)算法,尤其是研究了FIR數(shù)字濾波器的實(shí)現(xiàn)算法,在分析了數(shù)字濾波器的傳統(tǒng)算法的基礎(chǔ)上,針對(duì)家用和便攜式音頻處理系統(tǒng),提供一種基于FPGA的音頻處理器的實(shí)現(xiàn)方案,以適應(yīng)便攜式和家用設(shè)備對(duì)處理器體積和功耗小的發(fā)展要求.該方案對(duì)實(shí)現(xiàn)N階FIR數(shù)字濾波器的傳統(tǒng)算法進(jìn)行了改良,將濾波器的系數(shù)用浮點(diǎn)數(shù)表示法來(lái)表示,使得原本至少需要一個(gè)乘法器和一個(gè)加法器來(lái)實(shí)現(xiàn)濾波功能,現(xiàn)在僅需要若干次加法和移位運(yùn)算就可以實(shí)現(xiàn),很大程度降低了設(shè)計(jì)的復(fù)雜度和系統(tǒng)功耗,也減少了芯片的面積.同時(shí)采用硬件描述語(yǔ)言VHDL實(shí)現(xiàn)了音頻處理器各個(gè)模塊的設(shè)計(jì).
上傳時(shí)間： 2013-06-02
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本文簡(jiǎn)單介紹了脈沖式激光測(cè)距原理、相位式激光測(cè)距的原理及相位測(cè)量技術(shù)。根據(jù)課題的要求，給出了電路系統(tǒng)設(shè)計(jì)方案，選擇了合適測(cè)相系統(tǒng)電路參數(shù)，分析了調(diào)制波的噪聲對(duì)系統(tǒng)的影響，計(jì)算出能滿足系統(tǒng)精度要求的最低信噪比，對(duì)偶然誤差、信號(hào)變化幅度大小、零點(diǎn)漂移和電路的相位延遲等原因引起的測(cè)量誤差，提出了具體的解決措施，這些措施提高了數(shù)字檢相電路的測(cè)相精度和穩(wěn)定性。 根據(jù)電路系統(tǒng)設(shè)計(jì)方案，著重對(duì)混頻電路、整形電路和自動(dòng)數(shù)字檢相電路進(jìn)行了較為深入的分析與討論，其中自動(dòng)數(shù)字檢相電路采用大規(guī)?？删幊踢壿嬈骷﨔PGA實(shí)現(xiàn)。 文中述敘了利用FPGA實(shí)現(xiàn)自動(dòng)數(shù)字檢相的原理及方法步驟，分析了FPGA實(shí)現(xiàn)鑒相功能的可靠性。根據(jù)設(shè)計(jì)要求，選擇合適的FPGA邏輯器件和配置器件，使用QuartusⅡ軟件開(kāi)發(fā)可編程邏輯器件及VHDL編程，給出了用QuartusⅡ軟件進(jìn)行數(shù)字檢相測(cè)量的系統(tǒng)仿真結(jié)果和混頻電路、比較電路、數(shù)字檢相電路的實(shí)驗(yàn)結(jié)果，對(duì)在沒(méi)有零角度位置標(biāo)志信號(hào)和沒(méi)有允許計(jì)數(shù)標(biāo)志信號(hào)條件下的實(shí)驗(yàn)結(jié)果的精度進(jìn)行了分析。根據(jù)誤差結(jié)果分析，提出了下一步研究改進(jìn)的措施和思路?！ ?/p>
標(biāo)簽： FPGA 相位 激光測(cè)距 信號(hào)處理技術(shù)
上傳時(shí)間： 2013-04-24
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相對(duì)于JPEG中二維離散余弦變換(2DDCT)來(lái)說(shuō)，在JPEG2000標(biāo)準(zhǔn)中，二維離散小波變換(2DDWT)是其圖像壓縮系統(tǒng)的核心變換。在很多需要進(jìn)行實(shí)時(shí)處理圖像的系統(tǒng)中，如數(shù)碼相機(jī)、遙感遙測(cè)、衛(wèi)星通信、多媒體通信、便攜式攝像機(jī)、移動(dòng)通信等系統(tǒng)，需要用芯片實(shí)現(xiàn)圖像的編解碼壓縮過(guò)程。雖然有許多研究工作者對(duì)圖像處理的小波變換進(jìn)行了研究，但大都只偏重算法研究，對(duì)算法硬件實(shí)現(xiàn)時(shí)的復(fù)雜性考慮較少，對(duì)圖像處理的小波變換硬件實(shí)現(xiàn)的研究也較少。 本文針對(duì)圖像處理的小波變換算法及其硬件實(shí)現(xiàn)進(jìn)行了研究。對(duì)文獻(xiàn)[13]提出的“內(nèi)嵌延拓提升小波變換”(Combiningthedata-extensionprocedureintothelifting-basedDWTcore)快速算法進(jìn)行仔細(xì)分析，提出一種基于提升方式的5/3小波變換適合硬件實(shí)現(xiàn)的算法，在MATLAB中仿真驗(yàn)證了該算法，證明其是正確的。并設(shè)計(jì)了該算法的硬件結(jié)構(gòu)，在MATLAT的Simulink中進(jìn)行仿真，對(duì)該結(jié)構(gòu)進(jìn)行VHDL語(yǔ)言的寄存器傳輸級(jí)(RTL)描述與仿真，成功綜合到Altera公司的FPGA器件中進(jìn)行驗(yàn)證通過(guò)。本算法與傳統(tǒng)的小波變換的邊界處理方法比較：由于將其邊界延拓過(guò)程內(nèi)嵌于小波變換模塊中，使該硬件結(jié)構(gòu)無(wú)需額外的邊界延拓過(guò)程，減少小波變換過(guò)程中對(duì)內(nèi)存的讀寫量，從而達(dá)到減少內(nèi)存使用量，降低功耗，提高硬件利用率和運(yùn)算速度的特點(diǎn)。本算法與文獻(xiàn)[13]提出的算法相比較：無(wú)需增加額外的硬件計(jì)算模塊，又具有在硬件實(shí)現(xiàn)時(shí)不改變?cè)瓉?lái)的提升小波算法的規(guī)則性結(jié)構(gòu)的特點(diǎn)。這種小波變換硬件芯片的實(shí)現(xiàn)不僅適用于JPEG2000的5/3無(wú)損小波變換，當(dāng)然也可用于其它各種實(shí)時(shí)圖像壓縮處理硬件系統(tǒng)。
上傳時(shí)間： 2013-06-13
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本論文將在對(duì)MPEG-4解碼中的幾種關(guān)鍵技術(shù)的充分理解和算法分析的基礎(chǔ)之上，結(jié)合FPGA的靈活性，采用VHDL語(yǔ)言對(duì)幾種關(guān)鍵技術(shù)在應(yīng)用層面上進(jìn)行結(jié)構(gòu)設(shè)計(jì)并仿真驗(yàn)證。 本文討論了一種高吞吐量流水方式構(gòu)建的MPEG-4可變長(zhǎng)解碼器的設(shè)計(jì)。在這種解碼器中，我們采用了基于PLA的并行 解碼算法，這種算法能夠?qū)崿F(xiàn)每個(gè)時(shí)鐘解碼一個(gè)碼字。同時(shí)，為了提高解碼的效率，降低操作的延遲，我們?cè)谠O(shè)計(jì)中還引入了流水線操作方式、碼表分割等技術(shù)，這些技術(shù)有利于并行操作的實(shí)現(xiàn)。 本論文的設(shè)計(jì)充分利用IDCT算法對(duì)稱性，用高度的并行結(jié)構(gòu)來(lái)加速處理，采用一維IDCT單元復(fù)用的方式來(lái)實(shí)現(xiàn)二維IDCT運(yùn)算，并提出一種基于加法操作的結(jié)構(gòu)來(lái)取代乘法操作，實(shí)現(xiàn)了一種高效二維逆DCT變換處理器?！ ?/p>
標(biāo)簽： MPEG FPGA 解碼 關(guān)鍵技術(shù)
上傳時(shí)間： 2013-06-02
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本文通過(guò)對(duì)當(dāng)前國(guó)際上現(xiàn)有的數(shù)字電視標(biāo)準(zhǔn)和數(shù)字電視中間件標(biāo)準(zhǔn)進(jìn)行比較,根據(jù)我國(guó)市場(chǎng)的實(shí)際情況,選擇了歐洲數(shù)字電視(DVB)中間件標(biāo)準(zhǔn)DVB-MHP,深入分析了基于MHP的數(shù)字電視中間件模型.Java平臺(tái)是基于MHP中間件模型的核心,本文通過(guò)深入分析Java平臺(tái)的構(gòu)成和Java虛擬機(jī)(JVM)的結(jié)構(gòu)和運(yùn)行原理,并結(jié)合適合嵌入式環(huán)境的KVM的原理及體系結(jié)構(gòu),提出了將KVM以FPGA的硬件方式實(shí)現(xiàn)的方案.根據(jù)數(shù)字電視的實(shí)際需要對(duì)KVM進(jìn)行適當(dāng)剪裁,以適應(yīng)數(shù)字電視的嵌入式環(huán)境,并設(shè)計(jì)了相應(yīng)的功能模塊,最后在設(shè)計(jì)基礎(chǔ)上用VHDL加以實(shí)現(xiàn),對(duì)于核心模塊做了仿真和驗(yàn)證.此外,本文還綜述了EDA技術(shù)和FPGA器件的發(fā)展概況,并較為詳細(xì)的介紹利用EDA技術(shù)進(jìn)行設(shè)計(jì)開(kāi)發(fā)的一般流程,最后在FPGA上實(shí)現(xiàn)JVM.
標(biāo)簽： FPGA JVM 數(shù)字電視 環(huán)境
上傳時(shí)間： 2013-07-02
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數(shù)字濾波作為數(shù)字信號(hào)處理技術(shù)的重要組成部分，廣泛應(yīng)用于諸如信號(hào)分離、恢復(fù)、整形等多種場(chǎng)合中，本文討論的FIR濾波器因其具有嚴(yán)格的線性相位特性而得到廣泛的應(yīng)用。在工程實(shí)踐中，往往要求信號(hào)處理具有實(shí)時(shí)性和靈活性,但目前常用的一些軟件或硬件實(shí)現(xiàn)方法則難以同時(shí)達(dá)到兩方面的要求。 可編程邏輯器件是一種用戶根據(jù)需要而自行構(gòu)造邏輯功能的數(shù)字集成電路。本課題研究FIR的FPGA解決方案體現(xiàn)電子系統(tǒng)的微型化和單片化，主要完成的工作如下: (1)以FIR濾波器的基本理論為依據(jù)，研究適應(yīng)工程實(shí)際的數(shù)字濾波器的設(shè)計(jì)方法： (2)對(duì)分布式算法進(jìn)行了較為深入的研究。在闡述算法原理的基礎(chǔ)上，分析了利用FPGA特有的查找表結(jié)構(gòu)完成這一運(yùn)算的方法，從而解決了常系數(shù)乘法運(yùn)算硬件實(shí)現(xiàn)的問(wèn)題； (3)以—FIR低通濾波器為例說(shuō)明FIR數(shù)字濾波器的具體實(shí)現(xiàn)方法，采用層次化、模塊化、參數(shù)化的設(shè)計(jì)思想，完成對(duì)整個(gè)FIR濾波器的功能模塊的劃分，以及各個(gè)功能模塊的具體設(shè)計(jì)； (4)設(shè)計(jì)參數(shù)可調(diào)的FIR低通濾波器的硬件電路：以EPFlK50TCl44-l為核心，包括A/D轉(zhuǎn)換電路、D/A轉(zhuǎn)換電路以及在系統(tǒng)配置電路等。以話音作為輸入信號(hào)，進(jìn)行了實(shí)際濾波效果的測(cè)試。 實(shí)驗(yàn)系統(tǒng)的測(cè)試結(jié)果表明，和傳統(tǒng)的數(shù)字濾波器相比較具有更好的實(shí)時(shí)性、準(zhǔn)確性、靈活性和實(shí)用性。
標(biāo)簽： FPGA 沖激響應(yīng) 數(shù)字濾波器
上傳時(shí)間： 2013-07-13
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軟件無(wú)線電是二十世紀(jì)九十年代提出的一種實(shí)現(xiàn)無(wú)線通信的體系結(jié)構(gòu)，被認(rèn)為是繼模擬通信、數(shù)字通信之后的第三代無(wú)線電通信技術(shù)。它的中心思想是：構(gòu)造一個(gè)開(kāi)放性、標(biāo)準(zhǔn)化、模塊化的通用硬件平臺(tái)，并使寬帶模數(shù)和數(shù)模轉(zhuǎn)換器盡可能靠近天線，從而將各種功能，如工作頻段、調(diào)制解調(diào)類型、數(shù)據(jù)格式、加密模式、通信協(xié)議等用軟件來(lái)完成。 本論文首先介紹了軟件無(wú)線電的基本原理和三種結(jié)構(gòu)形式，綜述了軟件無(wú)線電的幾項(xiàng)關(guān)鍵技術(shù)及其最新研究進(jìn)展。其中調(diào)制解調(diào)模塊是軟件無(wú)線電系統(tǒng)中的重要部分，集中體現(xiàn)了軟件無(wú)線電最顯著的優(yōu)點(diǎn)——靈活性。目前這一部分的技術(shù)實(shí)現(xiàn)手段多種多樣。隨著近幾年來(lái)芯片制造工藝的飛速發(fā)展，可編程器件FPGA以其高速的處理性能、高容量和靈活的可重構(gòu)能力，成為實(shí)現(xiàn)軟件無(wú)線電技術(shù)的重要手段。 本論文調(diào)制解調(diào)系統(tǒng)的設(shè)計(jì)，選擇有代表性的16QAM和QPSK兩種方式作為研究對(duì)象，采用SystemView軟件作為系統(tǒng)級(jí)開(kāi)發(fā)工具進(jìn)行集成化設(shè)計(jì)。在實(shí)現(xiàn)系統(tǒng)仿真和FPGA整體規(guī)劃后，著重分析用VHDL實(shí)現(xiàn)其中關(guān)鍵模塊以及利用嵌入FPGA的CPU核控制調(diào)制解調(diào)方式轉(zhuǎn)換的方法。同時(shí)，在設(shè)計(jì)中成功地調(diào)用了Xilinx公司的IP核，實(shí)現(xiàn)了設(shè)計(jì)復(fù)用。由于FPGA內(nèi)部邏輯可以根據(jù)需要進(jìn)行重構(gòu)，因而硬件的調(diào)試和升級(jí)變得很容易，而內(nèi)嵌CPU使信號(hào)處理過(guò)程可以用軟件進(jìn)行控制，充分體現(xiàn)了軟件無(wú)線電的靈活性。 通過(guò)本論文的研究，初步驗(yàn)證了在FPGA內(nèi)實(shí)現(xiàn)數(shù)字調(diào)制解調(diào)過(guò)程及控制的技術(shù)可行性和應(yīng)用的靈活性，并對(duì)將來(lái)的擴(kuò)展問(wèn)題進(jìn)行了研究和討論，為實(shí)現(xiàn)完整的軟件無(wú)線電系統(tǒng)奠定了基礎(chǔ)。
標(biāo)簽： FPGA 軟件無(wú)線電 調(diào)制解調(diào)
上傳時(shí)間： 2013-06-10
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