本原碼是基于Verilog HDL語言的FPGA原程序，主要用于測頻率，特點主要是可以更快地測頻。實時性更高。
標(biāo)簽： Verilog FPGA HDL 語言
上傳時間： 2015-08-04
上傳用戶：15071087253
本原碼是基于Verilog HDL語言編寫的，實現(xiàn)了SPI接口設(shè)計，可以應(yīng)用于FPGA,實現(xiàn)SPI協(xié)議的接口設(shè)計.在MAXII編譯成功,用Modelsim SE 6仿真成功.
標(biāo)簽： Verilog HDL 語言 編寫
上傳用戶：mikesering
本文件提供了用verilog HDL語言實現(xiàn)的8位超前進位加法器,充分說明了超前進位加法器和普通加法器之間的區(qū)別.
標(biāo)簽： verilog 加法器 HDL 進位
上傳時間： 2013-12-17
上傳用戶：ynwbosss
verilog HDL原碼 一種簡單的同步FIFO原碼，可以被綜合
標(biāo)簽： verilog FIFO HDL
上傳時間： 2013-12-28
上傳用戶：qwe1234
advanced digital design with the verilog hdl
標(biāo)簽： advanced digital verilog design
上傳時間： 2013-12-15
上傳用戶：爺?shù)臍赓|(zhì)
verilog HDL實現(xiàn)先進先出棧，不含測試文件
標(biāo)簽： verilog HDL 棧
上傳時間： 2015-08-20
上傳用戶：rocwangdp
Verilog HDL是一種硬件描述語言，用于從算法級、門級到開關(guān)級的多種抽象設(shè)計層次的數(shù)字系統(tǒng)建模，想學(xué)習(xí)的這個資料對你有用。
標(biāo)簽： Verilog HDL 硬件描述語言
上傳時間： 2015-09-02
上傳用戶：zhaoq123
Verilog HDL硬件描述語言，徐振林編著。pdf格式。
上傳時間： 2014-12-04
上傳用戶：tianyi223
verilog HDL 編寫的PWM，是初學(xué)CPLD者入門Z資源，epm7128stc100-10
標(biāo)簽： verilog HDL PWM 編寫
上傳時間： 2015-09-05
上傳用戶：gdgzhym
Verilog HDL硬件描述語言 01簡介.PDF 02HDL指南.PDF 03語言要素.PDF 04表達式.PDF 05門電平模型化.PDF 06用戶定義原語.PDF 07數(shù)據(jù)流模型化.PDF 08行為建模.PDF 09結(jié)構(gòu)建模.PDF 10其它論題.PDF 11驗證.PDF 12建模實例.PDF 13語法參考.PDF
標(biāo)簽： HDL Verilog 模型
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