仿真的過程編譯Compile VCS對源文件進(jìn)行編譯，生成中間文件和可執(zhí)行文件仿真Simulate運(yùn)行可執(zhí)行文件，對設(shè)計(jì)進(jìn)行仿真調(diào)試通過觀察波形、設(shè)置斷點(diǎn)、追蹤信號、查看schematic等來發(fā)現(xiàn)錯(cuò)誤，并進(jìn)行糾正覆蓋率測試通過在編譯時(shí)，加入覆蓋率測試的選項(xiàng)、仿真后，生成包含覆蓋率信息的中間文件來顯示測試平臺的正確性和完備性。一個(gè)常見的編譯命令如下：vcs f-y+libext+-V\-P-Mupdate-o-I +V2k-R-RI-s\-debug_all+vcsd +define++timopt+<>-line\+incdir+++memopt[+2]-sverilog-mhdl +ad\-full64-comp64+nospecify +notimingcheck-ntb +race\-ova_file +vpdfile++vpdfilesize+\+vpdupdate +cli++vcs+initmem+011lxlz\+vcs+initreg+0|1lx|z +Vc-cm lineltgllcondlfsmlpathlbranch-cm_dir\-vlib-file是Verilog文件，包含了引用的module的定義，可以是絕對路徑，也可以是相對路勁。-y1ibdir是參考庫的目錄，vcs從該目錄下尋找包含引用的module的Verilog文件，這些文件的文件名必須和引用的module的名一樣+libextt++..vcs在參考庫目錄下尋找以.v和.vhd為擴(kuò)展名的文件。多個(gè)擴(kuò)展名之間用“+”連接。
標(biāo)簽：
vcs
上傳時(shí)間：
2022-07-01
上傳用戶：
