Scaler是平板顯示器件(FPD，F(xiàn)lat Panel Display)中的重要組成部分，它將輸入源圖像信號(hào)轉(zhuǎn)換成與顯示屏固定分辨率一致的信號(hào)，并控制其顯示在顯示屏上。本文在研究圖像縮放算法和scaler在FPD中工作過程的基礎(chǔ)上，采用自上而下(Top-down)的設(shè)計(jì)方法，給出了scaler的設(shè)計(jì)及FPGA驗(yàn)證。該scaler支持不同分辨率圖像的縮放，且縮放模式可調(diào)，也可以以IP core的形式應(yīng)用于相關(guān)圖像處理芯片中。 圖像縮放內(nèi)核是scaler的核心部分，它是scaler中的主要運(yùn)算單元，完成圖像縮放的基本功能，它所采用的核心算法以及所使用的結(jié)構(gòu)設(shè)計(jì)決定著縮放性能的優(yōu)劣，也是控制芯片成本的關(guān)鍵。因此，本文從縮放內(nèi)核的結(jié)構(gòu)入手，對(duì)scaler的總體結(jié)構(gòu)進(jìn)行了設(shè)計(jì)；通過對(duì)圖像縮放中常用算法的深入研究提出了一種新的優(yōu)化算法——矩形窗縮放算法，并對(duì)其計(jì)算進(jìn)行分析和簡化，降低了計(jì)算的復(fù)雜度。FPGA設(shè)計(jì)中，采用列縮放與行縮放分開處理的結(jié)構(gòu)，使用雙口RAM作為兩次縮放間的數(shù)據(jù)緩沖區(qū)。使用這種結(jié)構(gòu)的優(yōu)勢(shì)在于：行列縮放可以同時(shí)進(jìn)行，數(shù)據(jù)處理的可靠性高、速度快：內(nèi)核結(jié)構(gòu)簡單明了,數(shù)據(jù)緩沖區(qū)大小合適，便于設(shè)計(jì)。此外，本文還介紹了其他輔助模塊的設(shè)計(jì)，包括DVI接口信號(hào)處理模塊、縮放參數(shù)計(jì)算與控制模塊以及輸出信號(hào)檢測(cè)與時(shí)序?yàn)V波模塊。 本設(shè)計(jì)使用Verilog HDL對(duì)各模塊進(jìn)行了RTL級(jí)描述，并使用Quartus II7.2進(jìn)行了邏輯仿真，最后使用Altera公司的FPGA芯片來進(jìn)行驗(yàn)證。通過邏輯驗(yàn)證和系統(tǒng)仿真，證明該scaler的設(shè)計(jì)達(dá)到了預(yù)期的目標(biāo)。對(duì)于不同分辨率的圖像，均可以在顯示屏上得到穩(wěn)定的顯示。
上傳時(shí)間： 2013-05-30
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通用異步收發(fā)器UART(Universal Asynchronous Receiver/Transmitter)是廣泛使用的串行傳輸協(xié)議。串行外設(shè)用到異步串行接口一般采用專用集成電路實(shí)現(xiàn)。但是這類芯片一般包含許多輔助模塊，而時(shí)常不需要使用完整的UART的功能和輔助功能，或者當(dāng)在FPGA上設(shè)計(jì)時(shí)，需要將UART功能集成到FPGA內(nèi)部而不能使用芯片。藍(lán)牙主機(jī)控制器接口則是實(shí)現(xiàn)主機(jī)設(shè)備與藍(lán)牙模塊之間互操作的控制部件。當(dāng)在使用藍(lán)牙設(shè)備的時(shí)候尤其是在監(jiān)控場(chǎng)所，接口控制器在控制數(shù)據(jù)與計(jì)算機(jī)的傳輸上就起了至關(guān)重要的作用。 論文針對(duì)信息技術(shù)的發(fā)展和開發(fā)過程中的實(shí)際需要，設(shè)計(jì)了一個(gè)藍(lán)牙HCI-UART(Host Controller Interface-Universal Asynchronous Receiver/Transmitter)控制接口的模塊。使用VHDL將其核心功能集成，既可以單獨(dú)使用，也可集成到系統(tǒng)芯片中，并且整個(gè)設(shè)計(jì)緊湊、穩(wěn)定且可靠，其用途廣泛，具有一定的使用價(jià)值。 本設(shè)計(jì)采用TOP-DOWN設(shè)計(jì)方法，整體上分為UART接口和藍(lán)牙主機(jī)控制器接口兩部分。首先根據(jù)UART和藍(lán)牙主機(jī)控制器接口的實(shí)現(xiàn)原理和設(shè)計(jì)指標(biāo)要求進(jìn)行系統(tǒng)設(shè)計(jì)，對(duì)系統(tǒng)劃分模塊以及各個(gè)模塊的信號(hào)連接；然后進(jìn)行模塊設(shè)計(jì)，設(shè)計(jì)出每個(gè)模塊的功能，并用VHDL語言編寫代碼來實(shí)現(xiàn)模塊功能；再使用ISE8.2I自帶的仿真器對(duì)各模塊進(jìn)行功能仿真和時(shí)序仿真；最后進(jìn)行硬件驗(yàn)證，在Virtex-II開發(fā)板上對(duì)系統(tǒng)進(jìn)行功能驗(yàn)證。實(shí)現(xiàn)了發(fā)送、接收和波特率發(fā)生等功能，驗(yàn)證了結(jié)果，表明設(shè)計(jì)正確，功能良好，符合設(shè)計(jì)要求。
標(biāo)簽： HCIUART FPGA 藍(lán)牙
上傳時(shí)間： 2013-07-13
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本文主要介紹了基于FPGA的無線信道盲均衡器的設(shè)計(jì)與實(shí)現(xiàn),在算法上選擇了比較成熟的DDLMS和CMA相結(jié)合的算法,結(jié)構(gòu)上采用四路正交FIR濾波器模型.在設(shè)計(jì)的過程中我們采取了用MATLAB進(jìn)行算法仿真,VerilogHDL語言進(jìn)行FPGA設(shè)計(jì)的策略.在硬件描述語言的設(shè)計(jì)流程中,信道盲均衡器運(yùn)用了Top-Down的模塊化設(shè)計(jì)方法,大大縮短了設(shè)計(jì)周期,提高了系統(tǒng)的穩(wěn)定性和可擴(kuò)展性.測(cè)試結(jié)果表明均衡器所有的性能指標(biāo)均達(dá)到預(yù)定目標(biāo),且工作性能良好,均衡效果較為理想,能夠滿足指標(biāo)要求.本課題所設(shè)計(jì)和實(shí)現(xiàn)的信道盲均衡器,為FPGA芯片設(shè)計(jì)技術(shù)做了有益的探索性嘗試,對(duì)今后無線通信系統(tǒng)中的單芯片可編程系統(tǒng)(SOPC)的設(shè)計(jì)運(yùn)用有著積極的借鑒意義.
上傳時(shí)間： 2013-07-11
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文章介紹了一種在現(xiàn)場(chǎng)可編程門陣列（FPGA）上實(shí)現(xiàn)UART 的方法。UART 的波特率可設(shè)置調(diào)整，工作狀態(tài)可讀取。系統(tǒng)結(jié)構(gòu)進(jìn)行了模塊化分解，使之適應(yīng)自頂向下（Top-Down）的設(shè)計(jì)方
上傳時(shí)間： 2013-04-24
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本論文采用TOP-DOWN設(shè)計(jì)方法對(duì)PCI總線接口控制器的設(shè)計(jì)與實(shí)現(xiàn)進(jìn)行了研究,對(duì)PCI總線協(xié)議做了比較深刻的理解和分析.本論文以PCI總線接口控制器的設(shè)計(jì)和實(shí)現(xiàn)為線索,闡述了PCI總線接口控制器設(shè)計(jì)、仿真及綜合、驗(yàn)證的各個(gè)步驟,以及PCI板卡驅(qū)動(dòng)程序的編寫和調(diào)試.作為PCI接口控制器下一步發(fā)展的前瞻性研究,還介紹PCI接口控制器DMA傳輸方式的實(shí)現(xiàn)思路及功能模塊劃分.在本論文的研究中,重點(diǎn)分析了PCI總線接口控制器的設(shè)計(jì)、對(duì)PCI總線協(xié)議的分析理解是進(jìn)行PCI總線接口控制器設(shè)計(jì)的前提,而對(duì)PCI總線接口控制器的功能分析和結(jié)構(gòu)劃分是設(shè)計(jì)的關(guān)鍵.本論文在對(duì)PCI總線接口控制器的功能分析和結(jié)構(gòu)分析的基礎(chǔ)上,對(duì)PCI總線接口控制器的整體設(shè)計(jì)和子模塊的劃分和實(shí)現(xiàn)進(jìn)行了詳細(xì)的分析闡述.通過本論文的研究,完成了PCI總線接口控制器的設(shè)計(jì),并且通過編寫測(cè)試激勵(lì)程序完成了功能仿真,以及布局布線后的時(shí)序仿真,并設(shè)計(jì)了PCB實(shí)驗(yàn)板進(jìn)行了測(cè)試,證明所實(shí)現(xiàn)的PCI接口控制器完成了要求的功能.
上傳時(shí)間： 2013-04-24
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JPEG2000是由ISO/ITU-T組織下的IEC JTC1/SC29/WG1小組制定的下一代靜止圖像壓縮標(biāo)準(zhǔn).與JPEG(Joint Photographic Experts Group)相比,JPEG2000能夠提供更好的數(shù)據(jù)壓縮比,并且提供了一些JPEG所不具有的功能[1].JPEG2000具有的多種特性使得它具有廣泛的應(yīng)用前景.但是,JPEG2000是一個(gè)復(fù)雜編碼系統(tǒng),目前為止的軟件實(shí)現(xiàn)方案的執(zhí)行時(shí)間和所需的存儲(chǔ)量較大,若想將JPEG2000應(yīng)用于實(shí)際中,有著較大的困難,而用硬件電路實(shí)現(xiàn)JPEG2000或者其中的某些模塊,必然能夠減少JPEG200的執(zhí)行時(shí)間,因而具有重要的意義.本文首先簡單介紹了JPEG2000這一新的靜止圖像壓縮標(biāo)準(zhǔn),然后對(duì)算術(shù)編碼的原理及實(shí)現(xiàn)算法進(jìn)行了深入的研究,并重點(diǎn)探討了JPEG2000中算術(shù)編碼的硬件實(shí)現(xiàn)問題,給出了一種硬件最優(yōu)化的算術(shù)編碼實(shí)現(xiàn)方案.最后使用硬件描述語言(Very High Speed Integrated Circuit Hardware Description Language,VHDL)在寄存器傳輸級(jí)(Register Transfer Level,RTL描述了該硬件最優(yōu)化的算術(shù)編碼實(shí)現(xiàn)方案,并以Altera 20K200E FPGA為基礎(chǔ),在Active-HDL環(huán)境中進(jìn)行了功能仿真,在Quartus Ⅱ集成開發(fā)環(huán)境下完成了綜合以及后仿真,綜合得到的最高工作時(shí)鐘頻率達(dá)45.81MHz.在相同的輸入條件下,輸出結(jié)果表明,本文設(shè)計(jì)的硬件算術(shù)編碼器與實(shí)現(xiàn)JPEG2000的軟件:Jasper[2]中的算術(shù)編碼模塊相比,處理時(shí)間縮短了30﹪左右.因而本文的研究對(duì)于JPEG2000應(yīng)用于數(shù)字監(jiān)控系統(tǒng)等實(shí)際應(yīng)用有著重要的意義.
標(biāo)簽： JPEG 2000 FPGA 算術(shù)編碼
上傳時(shí)間： 2013-05-16
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本文主要介紹了基于FPGA的無線信道盲均衡器的設(shè)計(jì)與實(shí)現(xiàn),在算法上選擇了比較成熟的DDLMS和CMA相結(jié)合的算法,結(jié)構(gòu)上采用四路正交FIR濾波器模型.在設(shè)計(jì)的過程中我們采取了用MATLAB進(jìn)行算法仿真,VerilogHDL語言進(jìn)行FPGA設(shè)計(jì)的策略.在硬件描述語言的設(shè)計(jì)流程中,信道盲均衡器運(yùn)用了Top-Down的模塊化設(shè)計(jì)方法,大大縮短了設(shè)計(jì)周期,提高了系統(tǒng)的穩(wěn)定性和可擴(kuò)展性.測(cè)試結(jié)果表明均衡器所有的性能指標(biāo)均達(dá)到預(yù)定目標(biāo),且工作性能良好,均衡效果較為理想,能夠滿足指標(biāo)要求.本課題所設(shè)計(jì)和實(shí)現(xiàn)的信道盲均衡器,為FPGA芯片設(shè)計(jì)技術(shù)做了有益的探索性嘗試,對(duì)今后無線通信系統(tǒng)中的單芯片可編程系統(tǒng)(SOPC)的設(shè)計(jì)運(yùn)用有著積極的借鑒意義.
上傳時(shí)間： 2013-05-28
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本論文重點(diǎn)分析了PCI總線接口的設(shè)計(jì).對(duì)PCI總線協(xié)議的分析理解是進(jìn)行PCI總線接口設(shè)計(jì)的前提,而對(duì)PCI總線接口的功能分析和結(jié)構(gòu)劃分是設(shè)計(jì)的關(guān)鍵.本文在理解協(xié)議的基礎(chǔ)上,對(duì)PCI總線接口的整體設(shè)計(jì)和子模塊的劃分以及Verilog實(shí)現(xiàn)進(jìn)行了詳細(xì)的分析和闡述,并編寫測(cè)試激勵(lì)程序完成功能仿真,最后通過PCB試驗(yàn)板進(jìn)行了測(cè)試.我們?cè)O(shè)計(jì)了DMA控制器作為PCI總線接口板的應(yīng)用,對(duì)DMA的Top層結(jié)構(gòu)和各個(gè)子模塊及其與PCI總線的接口等都做了詳細(xì)的劃分.論文中FIFO的實(shí)現(xiàn)也做了詳細(xì)的描述.但由于時(shí)間的限制,代碼的編寫和仿真還沒完成.這也是本項(xiàng)目需要進(jìn)一步完善的地方.
上傳時(shí)間： 2013-06-12
上傳用戶：lizhizheng88
本文以符號(hào)多項(xiàng)式理論為基礎(chǔ)，從理論上論證了任意長度比特組合的CRC校驗(yàn)碼的并行算法，提出了并行CRC計(jì)算的數(shù)學(xué)模型，并且以8位二進(jìn)制序列(即一個(gè)字節(jié))為例，介紹了利用此數(shù)學(xué)模型計(jì)算校驗(yàn)碼的方法，最后給出了與此算法相對(duì)應(yīng)的VHDL模型。經(jīng)過對(duì)實(shí)驗(yàn)數(shù)據(jù)的對(duì)比分析，表明文中所提并行CRC算法的關(guān)鍵路徑延遲和硬件面積都得到了優(yōu)化，以Top-Down設(shè)計(jì)方法給出了一種HDLC協(xié)議控制器的設(shè)計(jì)方案，用VHDL語言進(jìn)行了行為級(jí)描述，采用Xilinx公司的FPGA產(chǎn)品進(jìn)行實(shí)現(xiàn)。
標(biāo)簽： FPGA HDLC 協(xié)議控制器
上傳時(shí)間： 2013-06-09
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為了滿足外圍設(shè)備之間、外圍設(shè)備與主機(jī)之間高速數(shù)據(jù)傳輸，Intel公司于1991年提出PCI(Peripheral Component Interconnect)總線的概念，即周邊器件互連。因?yàn)镻CI總線具有極高的數(shù)據(jù)傳輸率，所以在數(shù)字圖形、圖像和語音處理以及高速數(shù)據(jù)采集和處理等方面得到了廣泛的應(yīng)用。 本論文首先對(duì)PCI總線協(xié)議做了比較深刻的分析，從設(shè)計(jì)要求和PCI總線規(guī)范入手，采用TOP-DOWN設(shè)計(jì)方法完成了PCI總線接口從設(shè)備控制器FPGA設(shè)計(jì)的功能定義：包括功能規(guī)范、性能要求、系統(tǒng)環(huán)境、接口定義和功能描述。其次從簡化設(shè)計(jì)、方便布局的角度考慮，完成了系統(tǒng)的模塊劃分。并結(jié)合設(shè)計(jì)利用SDRAM控制器來驗(yàn)證PCI接口電路的性能。 然后通過PCI總線接口控制器的仿真、綜合及硬件驗(yàn)證的描述介紹了用于FPGA功能驗(yàn)證的硬件電路系統(tǒng)的設(shè)計(jì)，驗(yàn)證系統(tǒng)方案的選擇，并描述了PCI總線接口控制器的布局布線結(jié)果以及硬件驗(yàn)證的電路設(shè)計(jì)和調(diào)試方法。通過編寫測(cè)試激勵(lì)程序完成了功能仿真，以及布局布線后的時(shí)序仿真，并設(shè)計(jì)了PCB實(shí)驗(yàn)板進(jìn)行測(cè)試，證明所實(shí)現(xiàn)的PCI接口控制器完成了要求的功能。 最后，介紹了利用驅(qū)動(dòng)程序開發(fā)工具DDK軟件進(jìn)行軟件設(shè)計(jì)與開發(fā)的過程。完成系統(tǒng)設(shè)計(jì)及模塊劃分后，使用硬件描述語言(VHDL)描述系統(tǒng)，并驗(yàn)證設(shè)計(jì)的正確性。
上傳時(shí)間： 2013-07-15
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