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SdrAM

同步動態(tài)隨機存取內(nèi)存（synchronousdynamicrandom-accessmemory，簡稱SdrAM）是有一個同步接口的動態(tài)隨機存取內(nèi)存（DRAM）。通常DRAM是有一個異步接口的，這樣它可以隨時響應(yīng)控制輸入的變化。而SdrAM有一個同步接口，在響應(yīng)控制輸入前會等待一個時鐘信號，這樣就能和計算機的系統(tǒng)總線同步。時鐘被用來驅(qū)動一個有限狀態(tài)機，對進入的指令進行管線(Pipeline)操作。這使得SdrAM與沒有同步接口的異步DRAM(asynchronouSdrAM)相比，可以有一個更復(fù)雜的操作模式。

實現(xiàn)對TMS320V5502 DSP芯片片外EMIF存儲器的訪問。此芯片支持和SdrAM的無縫連接

實現(xiàn)對TMS320V5502 DSP芯片片外EMIF存儲器的訪問。此芯片支持和SdrAM的無縫連接，應(yīng)用方便，只需設(shè)置幾個寄存器即可工作

標簽： SdrAM V5502 320V 5502

上傳時間： 2016-11-28

上傳用戶：fanboynet
DE2開發(fā)板提供的四端口SdrAM驅(qū)動

DE2開發(fā)板提供的四端口SdrAM驅(qū)動，用戶不需要對SdrAM直接操作，把SdrAM對用戶透明化

標簽： SdrAM DE2 開發(fā)板端口

上傳時間： 2016-11-29

上傳用戶：894898248
關(guān)于DDR SdrAM的詳細原理和時序分析,對于開發(fā)設(shè)計有很大使用價值

關(guān)于DDR SdrAM的詳細原理和時序分析,對于開發(fā)設(shè)計有很大使用價值

標簽： SdrAM DDR 時序分析開發(fā)設(shè)計

上傳時間： 2013-12-02

上傳用戶：894898248
SdrAM接口的vhdl實現(xiàn),適用于lattice的FPGA

SdrAM接口的vhdl實現(xiàn),適用于lattice的FPGA，內(nèi)含狀態(tài)機和各個模塊的具體實現(xiàn)

標簽： lattice SdrAM FPGA vhdl

上傳時間： 2013-12-23

上傳用戶：hgy9473
SdrAM 控制器的verilog 實現(xiàn)

SdrAM 控制器的verilog 實現(xiàn)，包括用戶邏輯和控制器的設(shè)計

標簽： verilog SdrAM 控制器

上傳時間： 2013-12-12

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ddr SdrAM 的vhdl實現(xiàn)

ddr SdrAM 的vhdl實現(xiàn)，包括各個模塊的實現(xiàn)以及仿真文件

標簽： SdrAM vhdl ddr

上傳時間： 2016-12-05

上傳用戶：jichenxi0730
S3C2440芯片ARM嵌入式平臺的64MB的SdrAM測試程序

S3C2440芯片ARM嵌入式平臺的64MB的SdrAM測試程序，ADS編譯。可以用于YLP2440開發(fā)板的測試程序

標簽： S3C2440 SdrAM ARM 64

上傳時間： 2016-12-13

上傳用戶：TRIFCT
DDR SdrAM控制器的VHDL源代碼

DDR SdrAM控制器的VHDL源代碼，含詳細設(shè)計文檔。 The DDR, DCM, and SelectI/O™ features in the Virtex™ -II architecture make it the perfect choice for implementing a controller of a Double Data Rate (DDR) SdrAM. The Digital Clock Manager (DCM) provides the required Delay Locked Loop (DLL), Digital Phase Shift (DPS), and Digital Frequency Synthesis (DFS) functions. This application note describes a controller design for a 16-bit DDR SdrAM. The application note and reference design are enhanced versions of XAPP200 targeted to the Virtex-II series of FPGAs. At a clock rate of 133 MHz, 16-bit data changes at both clock edges. The reference design is fully synthesizable and achieves 133 MHz performance with automatic place and route tools.

標簽： SdrAM VHDL DDR 控制器

上傳時間： 2014-11-01

上傳用戶：l254587896
標準SRD SdrAM控制器參考設(shè)計

標準SRD SdrAM控制器參考設(shè)計，altera提供 Verilog代碼,帶有使用手冊，大家試試交流一下

標簽： SdrAM SRD 標準控制器

上傳時間： 2014-01-04

上傳用戶：xg262122
TMS320DM642 SdrAM PCB預(yù)仿真

TMS320DM642 SdrAM PCB預(yù)仿真

標簽： SdrAM TMS 320 642

上傳時間： 2013-11-26

上傳用戶：liuchee

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