基于FPGA的GPIB接口IP核的研究與設計
上傳時間： 2013-10-19
上傳用戶：wudu0932
ISE新建工程及使用IP核步驟詳解
上傳時間： 2015-01-01
上傳用戶：liuxinyu2016
以Altera公司的Quartus Ⅱ 7.2作為開發工具，研究了基于FPGA的DDS IP核設計，并給出基于Signal Tap II嵌入式邏輯分析儀的仿真測試結果。將設計的DDS IP核封裝成為SOPC Builder自定義的組件，結合32位嵌入式CPU軟核Nios II，構成可編程片上系統（SOPC），利用極少的硬件資源實現了可重構信號源。該系統基本功能都在FPGA芯片內完成，利用 SOPC技術，在一片 FPGA 芯片上實現了整個信號源的硬件開發平臺，達到既簡化電路設計、又提高系統穩定性和可靠性的目的。
上傳時間： 2013-12-22
上傳用戶：forzalife
In the past decade, the size and complexity of manyFPGA designs exceeds the time and resourcesavailable to most design teams, making the use andreuse of Intellectual Property (IP) imperative.However, integrating numerous IP blocks acquiredfrom both internal and external sources can be adaunting challenge that often extends, rather thanshortens, design time. As today's designs integrateincreasing amounts of functionality, it is vital thatdesigners have access to proven, up-to-date IP fromreliable sources.
上傳時間： 2013-11-11
上傳用戶：csgcd001
This application note covers the design considerations of a system using the performance features of the LogiCORE™ IP Advanced eXtensible Interface (AXI) Interconnect core. The design focuses on high system throughput through the AXI Interconnect core with F MAX and area optimizations in certain portions of the design. The design uses five AXI video direct memory access (VDMA) engines to simultaneously move 10 streams (five transmit video streams and five receive video streams), each in 1920 x 1080p format, 60 Hz refresh rate, and up to 32 data bits per pixel. Each VDMA is driven from a video test pattern generator (TPG) with a video timing controller (VTC) block to set up the necessary video timing signals. Data read by each AXI VDMA is sent to a common on-screen display (OSD) core capable of multiplexing or overlaying multiple video streams to a single output video stream. The output of the OSD core drives the DVI video display interface on the board. Performance monitor blocks are added to capture performance data. All 10 video streams moved by the AXI VDMA blocks are buffered through a shared DDR3 SDRAM memory and are controlled by a MicroBlaze™ processor. The reference system is targeted for the Virtex-6 XC6VLX240TFF1156-1 FPGA on the Xilinx® ML605 Rev D evaluation board
上傳時間： 2013-11-23
上傳用戶：shen_dafa
本文探討的重點是PCB設計人員利用IP，并進一步采用拓撲規劃和布線工具來支持IP，快速完成整個PCB設計。從圖1可以看出，設計工程師的職責是通過布局少量必要元件、并在這些元件之間規劃關鍵互連路徑來獲取IP。一旦獲取到了IP，就可將這些IP信息提供給PCB設計人員，由他們完成剩余的設計。 圖1：設計工程師獲取IP，PCB設計人員進一步采用拓撲規劃和布線工具支持IP，快速完成整個PCB設計?，F在無需再通過設計工程師和PCB設計人員之間的交互和反復過程來獲取正確的設計意圖，設計工程師已經獲取這些信息，并且結果相當精確，這對PCB設計人員來說幫助很大。在很多設計中，設計工程師和PCB設計人員要進行交互式布局和布線，這會消耗雙方許多寶貴的時間。從以往的經歷來看交互操作是必要的，但很耗時間，且效率低下。設計工程師提供的最初規劃可能只是一個手工繪圖，沒有適當比例的元件、總線寬度或引腳輸出提示。隨著PCB設計人員參與到設計中來，雖然采用拓撲規劃技術的工程師可以獲取某些元件的布局和互連，不過，這個設計可能還需要布局其它元件、獲取其它IO及總線結構和所有互連才能完成。PCB設計人員需要采用拓撲規劃，并與經過布局的和尚未布局的元件進行交互，這樣做可以形成最佳的布局和交互規劃，從而提高PCB設計效率。隨著關鍵區域和高密區域布局完成及拓撲規劃被獲取，布局可能先于最終拓撲規劃完成。因此，一些拓撲路徑可能必須與現有布局一起工作。雖然它們的優先級較低，但仍需要進行連接。因而一部分規劃圍繞布局后的元件產生了。此外，這一級規劃可能需要更多細節來為其它信號提供必要的優先級。
上傳時間： 2014-01-14
上傳用戶：lz4v4
ZBT SRAM控制器參考設計,xilinx提供VHDL代碼 Description: Contains the following files readme.txt appnote_zbtp.vhd appnote_zbtf.vhd appnote_zbt.ucf Platform: All Installation/Use: Use 'unzip' on the .zip file and 'gunzip' followed by 'tar -xvf' on the .tar.gz file.
上傳時間： 2013-10-25
上傳用戶：peterli123456
UG157 - LogiCORE™ IP Initiator/Target v3.1 for PCI™ 入門指南
上傳時間： 2013-10-13
上傳用戶：heheh
論文以Altera公司的Cyclone II系列EP2CSQ208為核心芯片，構建基于FPGA的SOPC嵌入式硬件平臺，并以此平臺為基礎深入研究SOPC嵌入式系統的硬件設計和軟件開發方法，詳細測試和驗證系統存儲模塊和外圍模塊。同時以嵌入式處理器IP核NioslI為核心，設計出基于NioslI的視覺控制軟件。在應用中引入pc／os．II實時操作系統，介紹了實時操作系統I_tc／OS．II的相關概念和移植方法，設計了相關底層軟件及軌跡圖像識別算法，將具體應用程序劃分成多個任務，最終實現了視覺圖像的實時處理及小車的實時控制。 在本設計中，圖像采集部分利用SAA7111A視頻解碼芯片完成視頻信號的采集，利用FPGA完成復雜高速的邏輯控制及時序設計，將采集的數字視頻信號存儲在外擴存儲器SRAM中，以供后續圖像處理。 在構建NioslI CPU時，自定制了SRAM控制器、irda紅外接口、OC i2c接口、PWM接口和VGA顯示接口等相關外設組件，提供了必要的人機及控制接口，方便系統的控制及調試。
上傳時間： 2013-11-13
上傳用戶：chenhr
發現了C*Core國芯芯片中SCI發送與接受方波特率誤差導致數據不匹配問題，分析了發送與接受方數據傳輸丟幀、誤幀現象出現的根本原因，總結了SCI容限值與芯片主頻及標準波特率之間規律，提出了解決問題的優化方案并通過C*Core C語言編寫程序實現。實驗證明，優化后的SCI初始化程序可確保SCI發送與接收方不受波特率設置值、芯片主頻大小影響，使數據傳輸過程中不丟幀、不誤幀。
上傳時間： 2013-10-09
上傳用戶：685
