flash 鍵盤音效取自win2000系統ding.wav，經過CoolEdit處理成音階，在Flash中導入在相應按鈕上。 沒有難度，就是耐心一點，成績不錯哦！ 對應表： 低音G-a #G-w A-s #A-e B-d 中音C-f #C-t D-g #D-y E-h F-j #F-i G-k #G-o A-l #A-p B- 高音C-1 D-2 E-3 F-4 G-5 A-6 B-7 C(high)-8 #C-c #D-v #F-b #G-n #A-m
上傳時間： 2014-02-06
上傳用戶：ljmwh2000
This a Python 3 module that adds support for a MySQL database, written entirely in C. It s purpose is to be useful and as simple to use as possible.
標簽： C. database entirely support
上傳時間： 2013-12-30
上傳用戶：ggwz258
將魔王的語言抽象為人類的語言：魔王語言由以下兩種規則由人的語言逐步抽象上去的：α-〉β1β2β3…βm ；θδ1δ2…-〉θδnθδn-1…θδ1 設大寫字母表示魔王的語言，小寫字母表示人的語言B-〉tAdA，A-〉sae，eg：B(ehnxgz)B解釋為tsaedsaeezegexenehetsaedsae對應的話是：“天上一只鵝地上一只鵝鵝追鵝趕鵝下鵝蛋鵝恨鵝天上一只鵝地上一只鵝”。(t-天d-地s-上a-一只e-鵝z-追g-趕x-下n-蛋h-恨)
上傳時間： 2013-12-19
上傳用戶：aix008
RS_latch using vhdl, When using static gates as building blocks, the most fundamental latch is the simple SR latch, where S and R stand for set and reset. It can be constructed from a pair of cross-coupled NOR (Not OR) logic gates. The stored bit is present on the output marked Q. Normally, in storage mode, the S and R inputs are both low, and feedback maintains the Q and Q outputs in a constant state, with Q the complement of Q. If S (Set) is pulsed high while R is held low, then the Q output is forced high, and stays high when S returns to low similarly, if R (Reset) is pulsed high while S is held low, then the Q output is forced low, and stays low when R returns to low.
標簽： using fundamental the RS_latch
上傳時間： 2017-07-30
上傳用戶：努力努力再努力
本論文研究了開源路由器的實現方法，通過具體的實驗在X O R P 上實現了R I P , O S P F , B G P 等一系列協議，在P A C K E T T R A C E R 上進行了仿真，并對開源路由器進行了性能評價。
標簽： 開源路由器
上傳時間： 2015-02-21
上傳用戶：13666909595
本論文研究了開源路由器的實現方法，通過具體的實驗在X O R P 上實現了R I P , O S P F , B G P 等一系列協議，在P A C K E T T R A C E R 上進行了仿真，并對開源路由器進行了性能評價。
標簽： 開源路由器
上傳時間： 2015-02-21
上傳用戶：13666909595
特點： 精確度0.1%滿刻度 可作各式數學演算式功能如:A+B/A-B/AxB/A/B/A&B(Hi or Lo)/|A|/ 16 BIT類比輸出功能 輸入與輸出絕緣耐壓2仟伏特/1分鐘(input/output/power) 寬范圍交直流兩用電源設計 尺寸小,穩定性高
上傳時間： 2014-12-23
上傳用戶：ydd3625
Telecommunication, satellite links and set-top boxes allrequire tuning a high frequency oscillator. The actualtuning element is a varactor diode, a 2-terminal device thatchanges capacitance as a function of reverse bias voltage.1 The oscillator is part of a frequency synthesizingloop, as detailed in Figure 1. A phase locked loop (PLL)compares a divided down representation of the oscillatorwith a frequency reference. The PLL’s output is levelshifted to provide the high voltage necessary to bias thevaractor, which closes a feedback loop by voltage tuningthe oscillator. This loop forces the voltage controlledoscillator (VCO) to operate at a frequency determined bythe frequency reference and the divider’s division ratio.
上傳時間： 2013-12-20
上傳用戶：ABCDE
/*--------- 8051內核特殊功能寄存器 -------------*/ sfr ACC = 0xE0; //累加器 sfr B = 0xF0; //B 寄存器 sfr PSW = 0xD0; //程序狀態字寄存器 sbit CY = PSW^7; //進位標志位 sbit AC = PSW^6; //輔助進位標志位 sbit F0 = PSW^5; //用戶標志位0 sbit RS1 = PSW^4; //工作寄存器組選擇控制位 sbit RS0 = PSW^3; //工作寄存器組選擇控制位 sbit OV = PSW^2; //溢出標志位 sbit F1 = PSW^1; //用戶標志位1 sbit P = PSW^0; //奇偶標志位 sfr SP = 0x81; //堆棧指針寄存器 sfr DPL = 0x82; //數據指針0低字節 sfr DPH = 0x83; //數據指針0高字節 /*------------ 系統管理特殊功能寄存器 -------------*/ sfr PCON = 0x87; //電源控制寄存器 sfr AUXR = 0x8E; //輔助寄存器 sfr AUXR1 = 0xA2; //輔助寄存器1 sfr WAKE_CLKO = 0x8F; //時鐘輸出和喚醒控制寄存器 sfr CLK_DIV = 0x97; //時鐘分頻控制寄存器 sfr BUS_SPEED = 0xA1; //總線速度控制寄存器 /*----------- 中斷控制特殊功能寄存器 --------------*/ sfr IE = 0xA8; //中斷允許寄存器 sbit EA = IE^7; //總中斷允許位 sbit ELVD = IE^6; //低電壓檢測中斷控制位 8051
上傳時間： 2013-10-30
上傳用戶：yxgi5
#include<iom16v.h> #include<macros.h> #define uint unsigned int #define uchar unsigned char uint a,b,c,d=0; void delay(c) { for for(a=0;a<c;a++) for(b=0;b<12;b++); }; uchar tab[]={ 0xc0,0xf9,0xa4,0xb0,0x99,0x92,0x82,0xf8,0x80,0x90,
上傳時間： 2013-10-21
上傳用戶：13788529953
