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  • 關(guān)于FPGA流水線設(shè)計(jì)的論文

    關(guān)于FPGA流水線設(shè)計(jì)的論文\r\nThis work investigates the use of very deep pipelines for\r\nimplementing circuits in FPGAs, where each pipeline\r\nstage is limited to a single FPGA logic element (LE). The\r\narchitecture and VHDL design of a parameterized integer\r\na

    標(biāo)簽： FPGA 流水線 論文

    上傳時(shí)間： 2013-09-03

    上傳用戶：wl9454

  • 基于FPGA的usb程序

    基于FPGA的usb程序，采用VHDL語(yǔ)言編寫。\r\n開發(fā)環(huán)境為ISE或者M(jìn)AXPLUS2。

    標(biāo)簽： FPGA usb 程序

    上傳時(shí)間： 2013-09-03

    上傳用戶：libenshu01

  • 常用鍵盤消抖模塊——VHDL源程序

    常用鍵盤消抖模塊——VHDL源程序！！！對(duì)vhdl編程的人具有很大的幫助，不可不看 \r\n

    標(biāo)簽： VHDL 鍵盤 模塊 源程序

    上傳時(shí)間： 2013-09-03

    上傳用戶：hzakao

  • FPGA的串行通信UART控制器

    基于FPGA的串行通信UART控制器，采用VHDL語(yǔ)言編寫，包含多個(gè)子模塊。\r\n在ISE或FPGA的其它開發(fā)環(huán)境下新建一個(gè)工程，然后將文檔中的各個(gè)模塊程序添加進(jìn)去，即可運(yùn)行仿真。源程序已經(jīng)過(guò)本人的仿真驗(yàn)證。

    標(biāo)簽： FPGA UART 串行通信 控制器

    上傳時(shí)間： 2013-09-03

    上傳用戶：xieguodong1234

  • VHDL源程序：波特率發(fā)生器的設(shè)計(jì)

    波特率發(fā)生器的設(shè)計(jì)，這里是實(shí)現(xiàn)上述功能的VHDL源程序，供大家學(xué)習(xí)和討論。\r\n

    標(biāo)簽： VHDL 源程序 波特率 發(fā)生器

    上傳時(shí)間： 2013-09-04

    上傳用戶：mhp0114

  • 數(shù)控振蕩器的頻率控制字寄存器、相位控制字寄存器、累加器和加法器可以用VHDL語(yǔ)言描述

    數(shù)控振蕩器的頻率控制字寄存器、相位控制字寄存器、累加器和加法器可以用VHDL語(yǔ)言描述，集成在一個(gè)模塊中，提供VHDL源程序供大家學(xué)習(xí)和討論。\r\n

    標(biāo)簽： VHDL 寄存器 數(shù)控振蕩器 加法器

    上傳時(shí)間： 2013-09-04

    上傳用戶：a471778

  • JTAG CPLD實(shí)現(xiàn)源代碼

    JTAG CPLD實(shí)現(xiàn)源代碼，比用簡(jiǎn)單并口調(diào)試器快5倍以上。\r\n以前總覺(jué)得簡(jiǎn)單的并口jtag板速度太慢，特別是調(diào)試bootloader的時(shí)候，簡(jiǎn)直難以忍受。最近沒(méi)什么事情，于是補(bǔ)習(xí)了幾天vhdl，用cpld實(shí)現(xiàn)了一個(gè)快速的jtag轉(zhuǎn)換板。cpld用epm7128stc100-15，晶振20兆，tck頻率5兆。用sjf2410作測(cè)試，以前寫50k的文件用時(shí)5分鐘，現(xiàn)在則是50秒左右。tck的頻率還可以加倍，但是不太穩(wěn)定，而且速度的瓶頸已經(jīng)不在tck這里，而在通訊上面了。\r\n

    標(biāo)簽： JTAG CPLD 源代碼

    上傳時(shí)間： 2013-09-04

    上傳用戶：LANCE

  • Allegro 用戶手冊(cè)II

    Allegro 是一套功能強(qiáng)大，但相對(duì)的也\r\n是一套相當(dāng)復(fù)雜的系統(tǒng)

    標(biāo)簽： Allegro 用戶手冊(cè)

    上傳時(shí)間： 2013-09-04

    上傳用戶：dysyase

  • VHDL源程序：半整數(shù)分頻器電路

    半整數(shù)分頻器電路的VHDL源程序，供大家學(xué)習(xí)和討論。\r\n

    標(biāo)簽： VHDL 源程序 整數(shù) 分頻器

    上傳時(shí)間： 2013-09-04

    上傳用戶：fdfadfs

  • 計(jì)PLD/FPGA時(shí)通常采用幾種時(shí)鐘類型

    無(wú)淪是用離散邏輯、可編程邏輯，還是用全定制硅器件實(shí)現(xiàn)的任何數(shù)字設(shè)計(jì)，為了成功地操\r\n作，可靠的時(shí)鐘是非常關(guān)鍵的。設(shè)計(jì)不良的時(shí)鐘在極限的溫度、電壓或制造工藝的偏差情況下將\r\n導(dǎo)致錯(cuò)誤的行為，并且調(diào)試?yán)щy、花銷很大。 在設(shè)計(jì)PLD/FPGA時(shí)通常采用幾種時(shí)鐘類型。時(shí)鐘可\r\n分為如下四種類型：全局時(shí)鐘、門控時(shí)鐘、多級(jí)邏輯時(shí)鐘和波動(dòng)式時(shí)鐘。多時(shí)鐘系統(tǒng)能夠包括上\r\n述四種時(shí)鐘類型的任意組合。

    標(biāo)簽： FPGA PLD 時(shí)鐘

    上傳時(shí)間： 2013-09-04

    上傳用戶：yelong0614

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