The Virtex-4 features, such as the programmable IDELAY and built-in FIFO support, simplifythe bridging of a high-speed, PCi-x core to large amounts of DDR-SDRAM memory. Onechallenge is meeting the PCi-x target initial latency specification. PCi-x Protocol Addendum tothe PCI Local Bus Specification Revision 2.0a ([Ref 6]) dictates that when a target signals adata transfer, "the target must do so within 16 clocks of the assertion of FRAME#." PCItermination transactions, such as Split Response/Complete, are commonly used to meet thelatency specifications. This method adds complexity to the design, as well as additional systemlatency. Another solution is to increase the ratio of the memory frequency to the PCi-x busfrequency. However, this solution increases the required power and clock resource usage.
上傳時(shí)間： 2013-11-24
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該文檔是PCi-x協(xié)議的規(guī)范說(shuō)明，版本1.0.是SIG的官方文檔
上傳時(shí)間： 2013-12-27
上傳用戶(hù)：qlpqlq
This book is intended as a thorough introduction to both PCI and PCi-x. Is as a “companion” to the specifications. If you’re designing boards or systems using offthe-shelf PCI interface silicon, this book together with the silicon vendor’s data sheets should be sufficient for your needs. On the other hand, if your goal is to design PCI silicon, motherboards or backplanes, you will undoubtedly need to reference the specifications for additional detail.
標(biāo)簽： introduction companion intended thorough
上傳時(shí)間： 2014-08-18
上傳用戶(hù)：hoperingcong
Very useful document about PCi-x buses
標(biāo)簽： document useful PCi-x about
上傳時(shí)間： 2013-11-29
上傳用戶(hù)：tfyt
本文對(duì)基于FPGA的對(duì)象存儲(chǔ)控制器原型的硬件設(shè)計(jì)進(jìn)行了研究。主要內(nèi)容如下： ⑴研究了對(duì)象存儲(chǔ)控制器的硬件設(shè)計(jì)，使其高效完成對(duì)象級(jí)接口的智能化管理和復(fù)雜存儲(chǔ)協(xié)議的解析，對(duì)對(duì)象存儲(chǔ)系統(tǒng)整體性能提升有重要意義。基于SoPC(片上可編程系統(tǒng))技術(shù)，在FPGA(現(xiàn)場(chǎng)可編程門(mén)陣列)上實(shí)現(xiàn)的對(duì)象存儲(chǔ)控制器，具有功能配置靈活，調(diào)試方便，成本較低等優(yōu)點(diǎn)。 ⑵采用Cyclone II器件實(shí)現(xiàn)的對(duì)象存儲(chǔ)控制器的網(wǎng)絡(luò)接口，包含處理器模塊、內(nèi)存模塊、Flash模塊等核心組成部分，提供千兆以太網(wǎng)的網(wǎng)絡(luò)接口和PCI(周邊元件擴(kuò)展接口)總線的主機(jī)接口，還具備電源模塊、時(shí)鐘模塊等以保證系統(tǒng)正常運(yùn)行。在設(shè)計(jì)實(shí)現(xiàn)PCB(印制電路板)時(shí)，從疊層設(shè)計(jì)、布局、布線、阻抗匹配等多方面解決高達(dá)100MHz的全局時(shí)鐘帶來(lái)的信號(hào)完整性問(wèn)題，并基于IBIS模型進(jìn)行了信號(hào)完整性分析及仿真。針對(duì)各功能模塊提出了相應(yīng)的調(diào)試策略，并完成了部分模塊的調(diào)試工作。 ⑶提出了基于Virtex-4的對(duì)象存儲(chǔ)控制器系統(tǒng)設(shè)計(jì)方案，Virtex-4內(nèi)嵌PowerPC高性能處理器，可更好地完成對(duì)象存儲(chǔ)設(shè)備相關(guān)的控制和管理工作。實(shí)現(xiàn)了豐富的接口設(shè)計(jì)，包括千兆以太網(wǎng)、光纖通道、SATA(串行高級(jí)技術(shù)附件)等網(wǎng)絡(luò)存儲(chǔ)接口以及較PCI性能更優(yōu)異的PCi-x(并連的PCI總線)主機(jī)接口；提供多種FPGA配置方式。使用Cadence公司的Capture CIS工具完成了該系統(tǒng)硬件的原理圖繪制，通過(guò)了設(shè)計(jì)規(guī)則檢查，生成了網(wǎng)表用作下一步設(shè)計(jì)工作的交付文件。
標(biāo)簽： FPGA 對(duì)象存儲(chǔ) 原型
上傳時(shí)間： 2013-04-24
上傳用戶(hù)：lijinchuan
pcie基本概念及其工作原理介紹：PCI Express®（或稱(chēng)PCIe®），是一項(xiàng)高性能、高帶寬，此標(biāo)準(zhǔn)由互連外圍設(shè)備專(zhuān)業(yè)組（PCI-SIG）制 訂，用于替代PCI、PCI Extended (PCi-x)等基于總線的通訊體系架構(gòu)以及圖形加速端口（AGP）。 轉(zhuǎn)向PCIe主要是為了實(shí)現(xiàn)顯著增強(qiáng)系統(tǒng)吞吐量、擴(kuò)容性和靈活性的目標(biāo)，同時(shí)還要降低制造成本，而這 些都是基于總線的傳統(tǒng)互連標(biāo)準(zhǔn)所達(dá)不到的。PCI Express標(biāo)準(zhǔn)在設(shè)計(jì)時(shí)著眼于未來(lái)，并且能夠繼續(xù)演 進(jìn)，從而為系統(tǒng)提供更大的吞吐量。第一代PCIe規(guī)定的吞吐量是每秒2.5千兆比特（Gbps），第二代規(guī) 定的吞吐量是5.0 Gbps，而最近公布PCIe 3.0標(biāo)準(zhǔn)已經(jīng)支持8.0 Gbps的吞吐量。在PCIe標(biāo)準(zhǔn)繼續(xù)充分利 用最新技術(shù)來(lái)提供不斷加大的吞吐量的同時(shí)，采用分層協(xié)議也便于PCI向PCIe的演進(jìn)，并保持了與現(xiàn)有 PCI應(yīng)用的驅(qū)動(dòng)程序軟件兼容性。 雖然最初的目標(biāo)是計(jì)算機(jī)擴(kuò)展卡以及圖形卡，但PCIe目前也廣泛適用于涵蓋更廣的應(yīng)用門(mén)類(lèi)，包括網(wǎng)絡(luò) 組建、通信、存儲(chǔ)、工業(yè)電子設(shè)備和消費(fèi)類(lèi)電子產(chǎn)品。 本白皮書(shū)的目的在于幫助讀者進(jìn)一步了解PCI Express以及成功PCIe成功應(yīng)用。 PCI Express基本工作原理 拓?fù)浣Y(jié)構(gòu) 本節(jié)介紹了PCIe協(xié)議的基本工作原理以及當(dāng)今系統(tǒng)中實(shí)現(xiàn)和支持PCIe協(xié)議所需要的各個(gè)組成部分。本節(jié) 的目標(biāo)在于提供PCIe的相關(guān)工作知識(shí)，并未涉及到PCIe協(xié)議的具體復(fù)雜性。 PCIe的優(yōu)勢(shì)就在于降低了復(fù)雜度所帶來(lái)的成本。PCIe屬于一種基于數(shù)據(jù)包的串行連接協(xié)議，它的復(fù)雜度 估計(jì)在PCI并行總線的10倍以上。之所以有這樣的復(fù)雜度，部分是由于對(duì)以千兆級(jí)的速度進(jìn)行并行至串 行的數(shù)據(jù)轉(zhuǎn)換的需要，部分是由于向基于數(shù)據(jù)包實(shí)現(xiàn)方案的轉(zhuǎn)移。 PCIe保留了PCI的基本載入-存儲(chǔ)體系架構(gòu)，包括支持以前由PCi-x標(biāo)準(zhǔn)加入的分割事務(wù)處理特性。此 外，PCIe引入了一系列低階消息傳遞基元來(lái)管理鏈路（例如鏈路級(jí)流量控制），以仿真?zhèn)鹘y(tǒng)并行總線的 邊帶信號(hào)，并用于提供更高水平的健壯性和功能性。此規(guī)格定義了許多既支持當(dāng)今需要又支持未來(lái)擴(kuò)展 的特性，同時(shí)還保持了與PCI軟件驅(qū)動(dòng)程序的兼容性。PCI Express的先進(jìn)特性包括：自主功率管理； 先進(jìn)錯(cuò)誤報(bào)告；通過(guò)端對(duì)端循環(huán)冗余校驗(yàn)（ECRC）實(shí)現(xiàn)的端對(duì)端可靠性，支持熱插拔；以及服務(wù)質(zhì)量（QoS）流量分級(jí)。
標(biāo)簽： pcie_cn pcie 基本概念 工作原理
上傳時(shí)間： 2013-11-29
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2.0.12 (May 13th, 2004) - Flag driver threads with PF_FREEZE to support software suspend. 2.0.11 (May 7th, 2004) - Avoid split-completion bugs in certain PCi-x chipsets by breaking up large completion entry DMAs on ADB boundaries. 2.0.10 (April 9th, 2004) - Return "command timeout" status instead of "selection timeout status" to the SCSI mid-layer in response to selection timeouts. While the latter may seem more correct, the mid-layer will not offline devices suffering from persistent selection timeouts. This leads to extremely long recovery times for devices that go missing. Returning command timeout status causes the mid-layer to enter recovery and eventually offline persistently missing devices.
標(biāo)簽： PF_FREEZE software support suspend
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最新芯片資料，各種總線協(xié)議，ISA，PCI X，GPIB
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