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NC-Verilog

verilog hdl編寫,六段流水線CPU.程序完整

verilog hdl編寫,六段流水線CPU.程序完整，功能強(qiáng)驚。分為多模塊編寫

標(biāo)簽： verilog hdl CPU 編寫

上傳時(shí)間： 2013-12-10

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數(shù)字邊沿鑒相器 verilog源程序

數(shù)字邊沿鑒相器 verilog源程序

標(biāo)簽： verilog 數(shù)字鑒相器源程序

上傳時(shí)間： 2014-12-07

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Verilog and VHDL狀態(tài)機(jī)設(shè)計(jì)

Verilog and VHDL狀態(tài)機(jī)設(shè)計(jì)，英文pdf格式 State machine design techniques for Verilog and VHDL Abstract : Designing a synchronous finite state Another way of organizing a state machine (FSM) is a common task for a digital logic only one logic block as shown in engineer. This paper will discuss a variety of issues regarding FSM design using Synopsys Design Compiler . Verilog and VHDL coding styles will be 2.0 Basic HDL coding presented. Different methodologies will be compared using real-world examples.

標(biāo)簽： Verilog VHDL and 狀態(tài)

上傳時(shí)間： 2013-12-19

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Verilog 程序例子王金明：《Verilog HDL程序設(shè)計(jì)教程》程序例子

Verilog 程序例子王金明：《Verilog HDL程序設(shè)計(jì)教程》程序例子，帶說(shuō)明。

標(biāo)簽： Verilog HDL 程序教程

上傳時(shí)間： 2014-01-08

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用verilog設(shè)計(jì)密勒解碼器一、題目：設(shè)計(jì)一個(gè)密勒解碼器電路二、輸入信號(hào)： 1． DIN：輸入數(shù)據(jù) 2． CLK：頻率為2MHz的方波

用verilog設(shè)計(jì)密勒解碼器一、題目：設(shè)計(jì)一個(gè)密勒解碼器電路二、輸入信號(hào)： 1． DIN：輸入數(shù)據(jù) 2． CLK：頻率為2MHz的方波，占空比為50％ 3． RESET：復(fù)位信號(hào)，低有效三、輸入信號(hào)說(shuō)明：輸入數(shù)據(jù)為串行改進(jìn)密勒碼，每個(gè)碼元持續(xù)時(shí)間為8μs，即16個(gè)CLK時(shí)鐘；數(shù)據(jù)流是由A、B、C三種信號(hào)組成； A：前8個(gè)時(shí)鐘保持“1”，接著5個(gè)時(shí)鐘變?yōu)椤?”，最后3個(gè)時(shí)鐘為“1”。 B：在整個(gè)碼元持續(xù)時(shí)間內(nèi)都沒有出現(xiàn)“0”，即連續(xù)16個(gè)時(shí)鐘保持“1”。 C：前5個(gè)時(shí)鐘保持“0”，后面11個(gè)時(shí)鐘保持“1”。改進(jìn)密勒碼編碼規(guī)則如下：如果碼元為邏輯“1”，用A信號(hào)表示。如果碼元為邏輯“0”，用B信號(hào)表示，但以下兩種特例除外：如果出現(xiàn)兩個(gè)以上連“0”，則從第二個(gè)“0”起用C信號(hào)表示；如果在“通信起始位”之后第一位就是“0”，則用C信號(hào)表示，以下類推； “通信起始位”，用C信號(hào)表示； “通信結(jié)束位”，用“0”及緊隨其后的B信號(hào)表示。 “無(wú)數(shù)據(jù)”，用連續(xù)的B信號(hào)表示。

標(biāo)簽： verilog 2MHz DIN CLK

上傳時(shí)間： 2013-12-02

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Verilog教程中文版

Verilog教程中文版

標(biāo)簽： Verilog 教程

上傳時(shí)間： 2014-01-22

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aes算法的verilog hdl實(shí)現(xiàn)

aes算法的verilog hdl實(shí)現(xiàn)，供給大家作為參考。

標(biāo)簽： verilog aes hdl 算法

上傳時(shí)間： 2013-12-18

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verilog HDL picoblaze07.3.20

verilog HDL picoblaze07.3.20

標(biāo)簽： picoblaze verilog HDL 07

上傳時(shí)間： 2015-09-26

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這個(gè)verilog代碼是一個(gè)輸入輸出經(jīng)典的例子。大家一起參考。

這個(gè)verilog代碼是一個(gè)輸入輸出經(jīng)典的例子。大家一起參考。

標(biāo)簽： verilog 代碼輸入輸出家

上傳時(shí)間： 2015-09-27

上傳用戶：爺?shù)臍赓|(zhì)
通過(guò)VERILOG編程

通過(guò)VERILOG編程，實(shí)現(xiàn)FPGA任意整數(shù)分頻的源代碼

標(biāo)簽： VERILOG 編程

上傳時(shí)間： 2015-09-27

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