一個32位微處理器的verilog實現(xiàn)源代脈,采用5級流水線和cache技術(shù).
標(biāo)簽： verilog cache 微處理器 流水線
上傳時間： 2014-12-21
上傳用戶：yimoney
利用FPGA實現(xiàn)浮點運算的verilog代碼 希望能夠給需要做這方面研究的同仁有所幫助
標(biāo)簽： verilog FPGA 浮點運算 代碼
上傳時間： 2013-12-22
上傳用戶：gyq
本文件提供了用verilog HDL語言實現(xiàn)的8位超前進位加法器,充分說明了超前進位加法器和普通加法器之間的區(qū)別.
標(biāo)簽： verilog 加法器 HDL 進位
上傳時間： 2013-12-17
上傳用戶：ynwbosss
turbo碼的verilog程序，有意者請下載。
標(biāo)簽： verilog turbo 程序
上傳時間： 2013-12-18
上傳用戶：teddysha
umti協(xié)議中的usb1.1的verilog原文件，可公實現(xiàn)usb2.0做參考
標(biāo)簽： verilog umti 1.1 usb
上傳用戶：hongmo
usb1.1的verilog源代碼。以及其測試仿真文件，現(xiàn)在很難找其測試文件既testbench
標(biāo)簽： verilog usb 1.1 源代碼
上傳時間： 2013-12-15
上傳用戶：yuanyuan123
verilog HDL原碼 一種簡單的同步FIFO原碼，可以被綜合
標(biāo)簽： verilog FIFO HDL
上傳時間： 2013-12-28
上傳用戶：qwe1234
華為內(nèi)部的verilog教材的ppt版本。比較詳細(xì)。
標(biāo)簽： verilog 華為 教材
上傳時間： 2015-08-12
上傳用戶：WMC_geophy
verilog程序，實現(xiàn)兩個16bit數(shù)乘法，采用booth算法，基于狀態(tài)機實現(xiàn)，分層次為datapath和controller兩個子模塊，testBench測試通過
標(biāo)簽： verilog 程序
上傳時間： 2015-08-13
上傳用戶：xinyuzhiqiwuwu
verilog實現(xiàn)電子時鐘模塊，輸入60Hz時鐘信號和復(fù)位，輸出時分秒，共6位，每位7段輸出用于驅(qū)動
標(biāo)簽： verilog 電子時鐘 模塊
上傳用戶：王楚楚
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