VHDL入門，適用于VHDL初學(xué)者。結(jié)合MAXplusII開發(fā)環(huán)境，給出了一些例子。
標(biāo)簽： VHDL
上傳時(shí)間： 2016-06-11
上傳用戶：Divine
1、 設(shè)計(jì)任務(wù)（1） 正弦波、三角波、方波、鋸齒波輸出頻率范圍：1KHZ~1MHZ（2） 具有頻率設(shè)置功能，頻率步驟：100HZ;（3） 輸出信號(hào)頻率定度：優(yōu)于10 ^4（4） 輸出電壓幅度：在5K負(fù)載電阻上的電壓峰——峰值Vopp≧1V;（5） 失真度：用示波器觀察使無明顯失真。 2、 基本要求：（1） 掌握采用FPGA硬件特性、及軟件開發(fā)工具MAXplusII的使用。（2） 掌握DDS函數(shù)信號(hào)發(fā)生器的原理，并采用VIIDL語言設(shè)計(jì)DDS內(nèi)核單元。（3） 掌握單片機(jī)與DDS單無連接框圖原理，推導(dǎo)出頻率控制字、相位控制字的算法。（4） 設(shè)計(jì)鍵盤輸入電路和程序并調(diào)試。掌握鍵盤和顯示（LCD1602）配合使用的方法和技巧。（5） 掌握硬件和軟件聯(lián)合調(diào)試的方法。（6） 完成系統(tǒng)硬件電路的設(shè)計(jì)和制作。（7） 完成系統(tǒng)程序的設(shè)計(jì)。（8） 完成整個(gè)系統(tǒng)的設(shè)計(jì)、調(diào)試和制作。（9） 完成課程設(shè)計(jì)報(bào)告。
標(biāo)簽： fpga vhdl dds
上傳時(shí)間： 2022-05-30
上傳用戶：
MAX+PLUS II Advanced Synthsis ALtera的一個(gè)免費(fèi)HDL綜合工具，安裝后可以直接使用，是MAXplusII的一個(gè)插件，用這個(gè)插件進(jìn)行語言綜合，比直接使用MAXplusII綜合的效果好
標(biāo)簽： 2.0 機(jī)械設(shè)計(jì) 軟件
上傳時(shí)間： 2013-07-15
上傳用戶：eeworm
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