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IP-DSLAM

  • 基于SOPC技術(shù)的異步串行通信IP核的設(shè)計

    介紹了SoPC（System on a Programmable Chip）系統(tǒng)的概念和特點(diǎn)，給出了基于PLB總線的異步串行通信（UART）IP核的硬件設(shè)計和實現(xiàn)。通過將設(shè)計好的UART IP核集成到SoPC系統(tǒng)中加以驗證，證明了所設(shè)計的UART IP核可以正常工作。該設(shè)計方案為其他基于SoPC系統(tǒng)IP核的開發(fā)提供了一定的參考。

    標(biāo)簽： SOPC IP核 異步串行通信

    上傳時間： 2013-11-12

    上傳用戶：894448095

  • 如何仿真IP核(建立modelsim仿真庫完整解析)

    　　IP核生成文件：（Xilinx/Altera 同） 　　IP核生成器生成 ip 后有兩個文件對我們比較有用，假設(shè)生成了一個 asyn_fifo 的核，則asyn_fifo.veo 給出了例化該核方式（或者在 Edit－》Language Template-》COREGEN 中找到verilog/VHDL 的例化方式）。asyn_fifo.v 是該核的行為模型，主要調(diào)用了 xilinx 行為模型庫的模塊，仿真時該文件也要加入工程。（在 ISE中點(diǎn)中該核，在對應(yīng)的 processes 窗口中運(yùn)行“ View Verilog Functional Model ”即可查看該 .v 文件）。如下圖所示。

    標(biāo)簽： modelsim 仿真 IP核 仿真庫

    上傳時間： 2013-10-20

    上傳用戶：lingfei

  • 7.4 基于IP CORE的BLOCK RAM設(shè)計修改稿

    7.4 基于IP CORE的BLOCK RAM設(shè)計修改稿。

    標(biāo)簽： BLOCK CORE 7.4 RAM

    上傳時間： 2013-11-07

    上傳用戶：sammi

  • 定制簡單LED的IP核的設(shè)計源代碼

    定制簡單LED的IP核的設(shè)計源代碼

    標(biāo)簽： LED 定制 IP核 源代碼

    上傳時間： 2013-10-19

    上傳用戶：gyq

  • 自學(xué)ZedBoard：使用IP通過ARM PS訪問FPGA（源代碼）

    　　這一節(jié)的目的是使用XPS為ARM PS 處理系統(tǒng) 添加額外的IP。從IP Catalog 標(biāo)簽添加GPIO，并與ZedBoard板子上的8個LED燈相連。當(dāng)系統(tǒng)建立完后，產(chǎn)生bitstream，并對外設(shè)進(jìn)行測試。本資料為源代碼，原文設(shè)計過程詳見：【 玩轉(zhuǎn)賽靈思Zedboard開發(fā)板（4）：如何使用自帶外設(shè)IP讓ARM PS訪問FPGA？】 　　硬件平臺：Digilent ZedBoard 　　開發(fā)環(huán)境：Windows XP 32 bit 　　軟件： XPS 14.2 +SDK 14.2

    標(biāo)簽： ZedBoard FPGA ARM 訪問

    上傳時間： 2013-11-06

    上傳用戶：yuchunhai1990

  • 使用LabVIEW FPGA模塊設(shè)計IP核

    對于利用LabVIEW FPGA實現(xiàn)RIO目標(biāo)平臺上的定制硬件的工程師與開發(fā)人員，他們可以很容易地利用所推薦的組件設(shè)計構(gòu)建適合其應(yīng)用的、可復(fù)用且可擴(kuò)展的代碼模塊?；谝呀?jīng)驗證的設(shè)計進(jìn)行代碼模塊開發(fā)，將使現(xiàn)有IP在未來應(yīng)用中得到更好的復(fù)用，也可以使在不同開發(fā)人員和內(nèi)部組織之間進(jìn)行共享和交換的代碼更好服用

    標(biāo)簽： LabVIEW FPGA IP核 模塊設(shè)計

    上傳時間： 2013-10-14

    上傳用戶：xiaodu1124

  • 基于Quartus II免費(fèi)IP核的雙端口RAM設(shè)計實例

    　　QuartusII中利用免費(fèi)IP核的設(shè)計 　　作者：雷達(dá)室 　　以設(shè)計雙端口RAM為例說明。 　　Step1：打開QuartusII，選擇File—New Project Wizard，創(chuàng)建新工程，出現(xiàn)圖示對話框，點(diǎn)擊Next；

    標(biāo)簽： Quartus RAM IP核 雙端口

    上傳時間： 2013-10-18

    上傳用戶：909000580

  • 基于FPGA的GPIB接口IP核的研究與設(shè)計

    基于FPGA的GPIB接口IP核的研究與設(shè)計

    標(biāo)簽： FPGA GPIB 接口 IP核

    上傳時間： 2013-10-19

    上傳用戶：wudu0932

  • ISE新建工程及使用IP核步驟詳解

    ISE新建工程及使用IP核步驟詳解

    標(biāo)簽： ISE IP核 工程

    上傳時間： 2015-01-01

    上傳用戶：liuxinyu2016

  • 基于FPGA的DDS IP核設(shè)計方案

    以Altera公司的Quartus Ⅱ 7.2作為開發(fā)工具，研究了基于FPGA的DDS IP核設(shè)計，并給出基于Signal Tap II嵌入式邏輯分析儀的仿真測試結(jié)果。將設(shè)計的DDS IP核封裝成為SOPC Builder自定義的組件，結(jié)合32位嵌入式CPU軟核Nios II，構(gòu)成可編程片上系統(tǒng)（SOPC），利用極少的硬件資源實現(xiàn)了可重構(gòu)信號源。該系統(tǒng)基本功能都在FPGA芯片內(nèi)完成，利用 SOPC技術(shù)，在一片 FPGA 芯片上實現(xiàn)了整個信號源的硬件開發(fā)平臺，達(dá)到既簡化電路設(shè)計、又提高系統(tǒng)穩(wěn)定性和可靠性的目的。

    標(biāo)簽： FPGA DDS IP核 設(shè)計方案

    上傳時間： 2013-12-22

    上傳用戶：forzalife

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