兼容win7，安裝時(shí)用管理員權(quán)限安裝即可。另外，2009速度進(jìn)一步加快，用起來(lái)非常順手，還有一個(gè)細(xì)節(jié)，HsPICe2009中，avanwave不再是默認(rèn)看圖工具，而改成waveview，即sx。所以如果想要用avanwave看圖，需要從安裝程序中調(diào)入，或者將cosmos的路徑填入avanwave的路徑即可關(guān)聯(lián)。
上傳時(shí)間： 2013-08-03
上傳用戶：pkkkkp
現(xiàn)場(chǎng)可編程門陣列(FPGA)是一種可實(shí)現(xiàn)多層次邏輯器件?；赟RAM的FPGA結(jié)構(gòu)由邏輯單元陣列來(lái)實(shí)現(xiàn)所需要的邏輯函數(shù)。FPGA中，互連線資源是預(yù)先定制的，這些資源是由各種長(zhǎng)度的可分割金屬線，緩沖器和．MOS管實(shí)現(xiàn)的，所以相對(duì)于ASIC中互連線所占用的面積更大。為了節(jié)省芯片面積，一般都采用單個(gè)MOS晶體管來(lái)連接邏輯資源。MOS晶體管的導(dǎo)通電阻可以達(dá)到千歐量級(jí)，可分割金屬線段的電阻相對(duì)于MOS管來(lái)說(shuō)是可以忽略的，然而它和地之間的電容達(dá)到了0.1pf[1]。為了評(píng)估FPGA的性能，用HsPICe仿真模型雖可以獲得非常精確的結(jié)果，但是基于此模型需要花費(fèi)太多的時(shí)間。這在基于時(shí)序驅(qū)動(dòng)的工藝映射和布局布線以及靜態(tài)時(shí)序分析中都是不可行的。于是，非常迫切地需要一種快速而精確的模型。 FPGA中連接盒、開(kāi)關(guān)盒都是由MOS管組成的。FPGA中的時(shí)延很大部分取決于互連，而MOS傳輸晶體管在互連中又占了很大的比重。所以對(duì)于MOS管的建模對(duì)FPGA時(shí)延估算有很大的影響意義。對(duì)于MOS管，Muhammad[15]采用導(dǎo)通電阻來(lái)代替MOS管，然后用。Elmore[3]時(shí)延和Rubinstein[4]時(shí)延模型估算互連時(shí)延。Elmore時(shí)延用電路的一階矩來(lái)近似信號(hào)到達(dá)最大值50％時(shí)的時(shí)延，而Rubinstein也是通過(guò)計(jì)算電路的一階矩估算時(shí)延的上下邊界來(lái)估算電路的時(shí)延，然而他們都是用來(lái)計(jì)算RC互連時(shí)延。傳輸管是非線性器件，所以沒(méi)有一個(gè)固定的電阻，這就造成了Elmore時(shí)延和Rubinstein時(shí)延模型的過(guò)于近似的估算，對(duì)整體評(píng)估FPGA的性能帶來(lái)負(fù)面因素。 本論文提出快速而精確的現(xiàn)場(chǎng)可編程門陣列FPGA中的互連資源MOS傳輸管時(shí)延模型。首先從階躍信號(hào)推導(dǎo)出適合50％時(shí)延的等效電阻模型，然后在斜坡輸入的時(shí)候，給出斜坡輸入時(shí)的時(shí)延模型，并且給出等效電容的計(jì)算方法。結(jié)果驗(yàn)證了我們精確的時(shí)延模型在時(shí)間上的開(kāi)銷少的性能。 在島型FPGA中，單個(gè)傳輸管能夠被用來(lái)作為互連線和互連線之間的連接，或者互連線和管腳之間的連接，如VPR把互連線和管腳作為布線資源，管腳只能單獨(dú)作為輸入或者輸出管腳，以致于它們不是一個(gè)線網(wǎng)的起點(diǎn)就是線網(wǎng)的終點(diǎn)。而這恰恰忽略了管腳實(shí)際在物理上可以作為互連線來(lái)使用的情況(VPR認(rèn)為dogleg現(xiàn)象本身對(duì)性能提高不多)。本論文通過(guò)對(duì)dogleg現(xiàn)象進(jìn)行了探索，并驗(yàn)證了在使用SUBSET開(kāi)關(guān)盒的情況下，dogleg能提高FPGA的布通率。
上傳時(shí)間： 2013-07-24
上傳用戶：yezhihao
針對(duì)傳統(tǒng)第二代電流傳輸器（CCII）電壓跟隨不理想的問(wèn)題，提出了新型第二代電流傳輸器（CCCII）并通過(guò)采用新型第二代電流傳輸器（CCCII）構(gòu)成二階電流模式帶通濾波器，此濾波器只需使用2個(gè)電流傳輸器和2個(gè)電容即可完成設(shè)計(jì)。設(shè)計(jì)結(jié)構(gòu)簡(jiǎn)單，其中心頻率可由電流傳輸器的偏置電流控制。利用HsPICe軟件仿真分析并驗(yàn)證了理論設(shè)計(jì)的準(zhǔn)確性和可行性。
標(biāo)簽： CCCII 電流模式 二階 帶通濾波器設(shè)計(jì)
上傳時(shí)間： 2013-11-15
上傳用戶：jqy_china
介紹了一種基于低壓、寬帶、軌對(duì)軌、自偏置CMOS第二代電流傳輸器（CCII）的電流模式積分器電路，能廣泛應(yīng)用于無(wú)線通訊、射頻等高頻模擬電路中。通過(guò)采用0.18 μm工藝參數(shù)，進(jìn)行HsPICe仿真，結(jié)果表明：電流傳輸器電壓跟隨的線性范圍為-1.04～1.15 V，電流跟隨的線性范圍為-9.02～6.66 mA，iX/iZ的-3 dB帶寬為1.6 GHz。輸出信號(hào)的幅度以20dB/decade的斜率下降，相位在低于3 MHz的頻段上保持在90°。
上傳時(shí)間： 2014-06-20
上傳用戶：lvchengogo
介紹了廣泛應(yīng)用于各種電流模式電路的第二代電流控制電流傳輸器原件的跨導(dǎo)線性環(huán)特性和端口特性，以及其基本組成共源共柵電流鏡，并提出了基于共源共柵電流鏡的新型COMS電流傳輸器。在此基礎(chǔ)上，設(shè)計(jì)了基于電流控制電流傳輸器的電流模式積分電路，并利用HsPICe軟件進(jìn)行輸入為正弦波和方波時(shí)的輸出波形的仿真驗(yàn)證。
上傳時(shí)間： 2013-10-22
上傳用戶：wtrl
為了提高數(shù)字集成電路芯片的驅(qū)動(dòng)能力，采用優(yōu)化比例因子的等比緩沖器鏈方法，通過(guò)HsPICe軟件仿真和版圖設(shè)計(jì)測(cè)試，提出了一種基于CSMC 2P2M 0.6 μm CMOS工藝的輸出緩沖電路設(shè)計(jì)方案。本文完成了系統(tǒng)的電原理圖設(shè)計(jì)和版圖設(shè)計(jì)，整體電路采用HsPICe和CSMC 2P2M 的0.6 μm CMOS工藝的工藝庫(kù)（06mixddct02v24）仿真，基于CSMC 2P2M 0.6 μm CMOS工藝完成版圖設(shè)計(jì)，并在一款多功能數(shù)字芯片上使用，版圖面積為1 mm×1 mm，并參與MPW（多項(xiàng)目晶圓）計(jì)劃流片，流片測(cè)試結(jié)果表明，在輸出負(fù)載很大時(shí)，本設(shè)計(jì)能提供足夠的驅(qū)動(dòng)電流，同時(shí)延遲時(shí)間短、并占用版圖面積小。
標(biāo)簽： CMOS 工藝 多功能 數(shù)字芯片
上傳時(shí)間： 2013-10-09
上傳用戶：小鵬
采用電流模脈寬調(diào)制控制方案的電池充電芯片設(shè)計(jì),鋸齒波信號(hào)的線性度較好,當(dāng)負(fù)載電路減小時(shí),自動(dòng)進(jìn)入Burst Mode狀態(tài)提高系統(tǒng)的效率。整個(gè)電路基于1.0 μm 40 V CMOS工藝設(shè)計(jì),通過(guò)HsPICe完成了整體電路前仿真驗(yàn)證和后仿真,仿真結(jié)果表明,振蕩電路的性能較好,可廣泛應(yīng)用在PWM等各種電子電路中。
上傳時(shí)間： 2014-12-23
上傳用戶：kangqiaoyibie
針對(duì)于目前CMOS電流控制電流傳輸器（CCCII）中普遍存在的溫度依賴性問(wèn)題，提出一個(gè)新的溫度補(bǔ)償技術(shù)。這種技術(shù)主要使用電流偏置電路和分流電路為CCCII產(chǎn)生偏置電流，其中偏置電路中的電流和μC'OX成正比?；?.5μm CMOS工藝參數(shù)，運(yùn)用HsPICe仿真軟件，對(duì)提出的電路進(jìn)行仿真，仿真結(jié)果驗(yàn)證了電路的正確性。
標(biāo)簽： 電流控制 電流傳輸器 溫度 補(bǔ)償技術(shù)
上傳時(shí)間： 2013-10-13
上傳用戶：歸海惜雪
摘要：采用共源共柵運(yùn)算放大器作為驅(qū)動(dòng)，設(shè)計(jì)了一種高電源抑制比和低溫度系數(shù)的帶隙基準(zhǔn)電壓源電路，并在TSMC0.18Um CMOS工藝下，采用HsPICe進(jìn)行了仿真.仿真結(jié)果表明：在-25耀115益溫度范圍內(nèi)電路的溫漂系數(shù)為9.69伊10-6/益，電源抑制比達(dá)到-100dB，電源電壓在2.5耀4.5V之間時(shí)輸出電壓Vref的擺動(dòng)為0.2mV，是一種有效的基準(zhǔn)電壓實(shí)現(xiàn)方法.關(guān)鍵詞：帶隙基準(zhǔn)電壓源；電源抑制比；溫度系數(shù)
標(biāo)簽： 高電源抑制 帶隙基準(zhǔn) 電壓源
上傳時(shí)間： 2013-11-19
上傳用戶：王成林。
研究所設(shè)計(jì)的晶振電路設(shè)計(jì)文檔，文檔包含HsPICe源碼
標(biāo)簽： 研究所 晶振 文檔 電路設(shè)計(jì)
上傳時(shí)間： 2013-12-04
上傳用戶：wang5829
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