文章開篇提出了開發(fā)背景。認(rèn)為現(xiàn)在所廣泛應(yīng)用的開關(guān)電源都是基于傳統(tǒng)的分立元件組成的。它的特點(diǎn)是頻率范圍窄、電力小、功能少、器件多、成本較高、精度低，對(duì)不同的客戶要求來“量身定做”不同的產(chǎn)品，同時(shí)幾乎沒有通用性和可移植性。在電子技術(shù)飛速發(fā)展的今天，這種傳統(tǒng)的模擬開關(guān)電源已經(jīng)很難跟上時(shí)代的發(fā)展步伐。 隨著DSP、ASIC等電子器件的小型化、高速化，開關(guān)電源的控制部分正在向數(shù)字化方向發(fā)展。由于數(shù)字化，使開關(guān)電源的控制部分的智能化、零件的共通化、電源的動(dòng)作狀態(tài)的遠(yuǎn)距離監(jiān)測(cè)成為了可能，同時(shí)由于它的智能化、零件的共通化使得它能夠靈活地應(yīng)對(duì)不同客戶的需求，這就降低了開發(fā)周期和成本。依靠現(xiàn)代數(shù)字化控制和數(shù)字信號(hào)處理新技術(shù)，數(shù)字化開關(guān)電源有著廣闊的發(fā)展空間。 在數(shù)字化領(lǐng)域的今天，最后一個(gè)沒有數(shù)字化的堡壘就是電源領(lǐng)域。近年來，數(shù)字電源的研究勢(shì)頭與日俱增，成果也越來越多。雖然目前中國(guó)制造的開關(guān)電源占了世界市場(chǎng)的80％以上，但都是傳統(tǒng)的比較低端的模擬電源。高端市場(chǎng)上幾乎沒有我們份額。 本論文研究的主要內(nèi)容是在傳統(tǒng)開關(guān)電源模擬調(diào)節(jié)器的基礎(chǔ)上，提出了一種新的數(shù)字化調(diào)節(jié)器方案，即基于DSP和FPGA的數(shù)字化PID調(diào)節(jié)器。論文對(duì)系統(tǒng)方案和電路進(jìn)行了較為具體的設(shè)計(jì)，并通過測(cè)試取得了預(yù)期結(jié)果。測(cè)試證明該方案能夠適合本行業(yè)時(shí)代發(fā)展的步伐，使系統(tǒng)電路更簡(jiǎn)單，精度更高，通用性更強(qiáng)。同時(shí)該方案也可用于相關(guān)領(lǐng)域。 本文首先分析了國(guó)內(nèi)外開關(guān)電源發(fā)展的現(xiàn)狀，以及研究數(shù)字化開關(guān)電源的意義。然后提出了數(shù)字化開關(guān)電源的總體設(shè)計(jì)框圖和實(shí)現(xiàn)方案，并與傳統(tǒng)的開關(guān)電源做了較為詳細(xì)的比較。本論文的設(shè)計(jì)方案是采用DSP技術(shù)和FPGA技術(shù)來做數(shù)字化PID調(diào)節(jié)，通過數(shù)字化PID算法產(chǎn)生PWM波來控制斬波器，控制主回路。從而取代傳統(tǒng)的模擬PID調(diào)節(jié)器，使電路更簡(jiǎn)單，精度更高，通用性更強(qiáng)。傳統(tǒng)的模擬開關(guān)電源是將電流電壓反饋信號(hào)做PID調(diào)節(jié)后--分立元器件構(gòu)成，采用專用脈寬調(diào)制芯片實(shí)現(xiàn)PWM控制。電流反饋信號(hào)來自主回路的電流取樣，電壓反饋信號(hào)來自主回路的電壓采樣。再將這兩個(gè)信號(hào)分別送至電流調(diào)節(jié)器和電壓調(diào)節(jié)器的反相輸入端，用來實(shí)現(xiàn)閉環(huán)控制。同時(shí)用來保證系統(tǒng)的穩(wěn)定性及實(shí)現(xiàn)系統(tǒng)的過流過壓保護(hù)、電流和電壓值的顯示。電壓、電流的給定信號(hào)則由單片機(jī)或電位器提供。再次，文章對(duì)各個(gè)模塊從理論和實(shí)際的上都做了仔細(xì)的分析和設(shè)計(jì)，并給出了具體的電路圖，同時(shí)寫出了軟件流程圖以及設(shè)計(jì)中應(yīng)該注意的地方。整個(gè)系統(tǒng)由DSP板和ADC板組成。DSP板完成PWM生成、PID運(yùn)算、環(huán)境開關(guān)量檢測(cè)、環(huán)境開關(guān)量生成以及本地控制。ADC板主要完成前饋電壓信號(hào)采集、負(fù)載電壓信號(hào)采集、負(fù)載電流信號(hào)采集、以及對(duì)信號(hào)的一階數(shù)字低通濾波。由于整個(gè)系統(tǒng)是閉環(huán)控制系統(tǒng)，要求采樣速率相當(dāng)高。本系統(tǒng)采用FPGA來控制ADC，這樣就避免了高速采樣占用系統(tǒng)資源的問題，減輕了DSP的負(fù)擔(dān)。DSP可以將讀到的ADC信號(hào)做PID調(diào)節(jié)，從而產(chǎn)生PWM波來控制逆變橋的開關(guān)速率，從而達(dá)到閉環(huán)控制的目的。 最后，對(duì)數(shù)字化開關(guān)電源和模擬開關(guān)電源做了對(duì)比測(cè)試，得出了預(yù)期結(jié)論。同時(shí)也提出了一些需要改進(jìn)的地方，認(rèn)為該方案在其他相關(guān)行業(yè)中可以廣泛地應(yīng)用。模擬控制電路因?yàn)槭褂迷S多零件而需要很大空間，這些零件的參數(shù)值還會(huì)隨著使用時(shí)間、溫度和其它環(huán)境條件的改變而變動(dòng)并對(duì)系統(tǒng)穩(wěn)定性和響應(yīng)能力造成負(fù)面影響。數(shù)字電源則剛好相反，同時(shí)數(shù)字控制還能讓硬件頻繁重復(fù)使用、加快上市時(shí)間以及減少開發(fā)成本與風(fēng)險(xiǎn)。在當(dāng)前對(duì)產(chǎn)品要求體積小、智能化、共通化、精度高和穩(wěn)定度好等前提條件下，數(shù)字化開關(guān)電源有著廣闊的發(fā)展空間。本系統(tǒng)來基本上達(dá)到了設(shè)計(jì)要求。能夠滿足較高精度的設(shè)計(jì)要求。但對(duì)于高精度數(shù)字化電源，系統(tǒng)還有值得改進(jìn)的地方，比如改進(jìn)主控器，提高參考電壓的精度，提高采樣器件的精度等，都可以提高系統(tǒng)的精度。 本系統(tǒng)涉及電子、通信和測(cè)控等技術(shù)領(lǐng)域，將數(shù)字PID算法與電力電子技術(shù)、通信技術(shù)等有機(jī)地結(jié)合了起來。本系統(tǒng)的設(shè)計(jì)方案不僅可以用在電源控制器上，只要是相關(guān)的領(lǐng)域都可以采用。
標(biāo)簽： FPGA DSP 數(shù)字化 開關(guān)電源
上傳時(shí)間： 2013-06-21
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本課題深入分析了GPS軟件接收機(jī)基于FFT并行捕獲算法并詳細(xì)闡述了其FPGA的實(shí)現(xiàn)。相比于其它的捕獲方案，該方案更好地滿足了信號(hào)處理實(shí)時(shí)性的要求。 論文的主體部分首先簡(jiǎn)單分析了擴(kuò)頻通信系統(tǒng)的基本原理，介紹了GPS系統(tǒng)的組成，詳細(xì)闡述了GPS信號(hào)的特點(diǎn)，并根據(jù)GPS信號(hào)的組成特點(diǎn)介紹了接收機(jī)的體系結(jié)構(gòu)。其次，通過對(duì)GPS接收機(jī)信號(hào)捕獲方案的深入研究，確定了捕獲速度快且實(shí)現(xiàn)復(fù)雜度不是很高的基于FFT的并行捕獲方案，并對(duì)該方案提出了幾點(diǎn)改進(jìn)的措施，根據(jù)前面的分析，提出了系統(tǒng)的實(shí)現(xiàn)方案，利用MATLAB對(duì)該系統(tǒng)進(jìn)行仿真，仿真的結(jié)果充分的驗(yàn)證了方案的可行性。接著，對(duì)于捕獲環(huán)節(jié)中的核心部分—FFT處理器，設(shè)計(jì)中沒有采用ALTERA提供的IP核，獨(dú)立設(shè)計(jì)實(shí)現(xiàn)了基于FPGA的FFT處理器，并通過對(duì)一組數(shù)據(jù)在MATLAB中運(yùn)算得到結(jié)果和FPGA輸出結(jié)果相對(duì)比，可以驗(yàn)證該FFT處理器的正確性。再次重點(diǎn)分析了GPS接收機(jī)并行捕獲部分的FPGA具體實(shí)現(xiàn)，通過捕獲的FPGA時(shí)序仿真波形，證明了該系統(tǒng)已經(jīng)能成功地捕獲到GPS信號(hào)。最后，對(duì)全文整個(gè)研究工作進(jìn)行總結(jié)，并指出以后繼續(xù)研究的方向。 本課題雖然是對(duì)于GPS接收機(jī)的研究，但其原理與GALILEO、北斗等導(dǎo)航系統(tǒng)的接收機(jī)相近，因此該課題的研究對(duì)我國(guó)衛(wèi)星導(dǎo)航事業(yè)的發(fā)展起到了積極的推動(dòng)作用。
上傳時(shí)間： 2013-05-29
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現(xiàn)場(chǎng)可編程門陣列(FPGA)是作為專用集成電路(ASIC)領(lǐng)域中的一種半定制電路而出現(xiàn)的,它結(jié)合了微電子技術(shù)、電路技術(shù)和EDA(Electronics Design Automation)技術(shù)。隨著它的廣泛應(yīng)用和快速發(fā)展,使設(shè)計(jì)電路的規(guī)模和集成度不斷提高,同時(shí)也帶來了電子系統(tǒng)設(shè)計(jì)方法和設(shè)計(jì)思想的不斷推陳出新。 隨著數(shù)字電子技術(shù)的發(fā)展,數(shù)字信號(hào)處理的理論和技術(shù)廣泛的應(yīng)用于通訊、語音處理、計(jì)算機(jī)和多媒體等領(lǐng)域。離散傅立葉變換(DFT)作為數(shù)字信號(hào)處理中的基本運(yùn)算,發(fā)揮著重要作用。而快速傅里葉變換(FFT)算法的提出,使離散傅里葉變換的運(yùn)算量減小了幾個(gè)數(shù)量級(jí),使得數(shù)字信號(hào)處理的實(shí)現(xiàn)變得更加容易。FFT已經(jīng)成為現(xiàn)代數(shù)字信號(hào)處理的核心技術(shù)之一,因此對(duì)FFT算法及其實(shí)現(xiàn)方法的研究具有很強(qiáng)的理論和現(xiàn)實(shí)意義。 本文主要研究如何利用FPGA實(shí)現(xiàn)FFT算法,研制具有自主知識(shí)產(chǎn)權(quán)的FFT信號(hào)處理器。該設(shè)計(jì)采用高效基-16算法實(shí)現(xiàn)了一種4096點(diǎn)FFT復(fù)數(shù)浮點(diǎn)運(yùn)算處理器,其蝶形處理單元的基-16運(yùn)算核采用兩級(jí)改進(jìn)的基-4算法級(jí)聯(lián)實(shí)現(xiàn),僅用8個(gè)實(shí)數(shù)乘法器就可實(shí)現(xiàn)基-16蝶形單元所需的8次復(fù)數(shù)乘法運(yùn)算,在保持處理速度的優(yōu)勢(shì)下,比傳統(tǒng)的基-16算法節(jié)省了75％的乘法器邏輯資源。 在重點(diǎn)研究處理器蝶形單元設(shè)計(jì)的基礎(chǔ)上,本文完成了整個(gè)FFT處理器電路的FPGA設(shè)計(jì)。首先基于對(duì)處理器功能和特點(diǎn)的分析,研究了FFT算法的選取和優(yōu)化,并完成了處理器體系結(jié)構(gòu)的設(shè)計(jì)；在此基礎(chǔ)上,以提高處理器處理速度和減小硬件資源消耗為重點(diǎn)研究了具體的實(shí)現(xiàn)方案,完成了1.2萬行RTL代碼編程,并在XILINX公司提供的ISE 9.1i集成開發(fā)環(huán)境中實(shí)現(xiàn)了處理器各個(gè)模塊的RTL設(shè)計(jì)：隨后,以XILINX Spartan-3系列FPGA芯片xc3S1000為硬件平臺(tái),完成了整個(gè)FFT處理器的電路設(shè)計(jì)實(shí)現(xiàn)。 經(jīng)過仿真驗(yàn)證,本文所設(shè)計(jì)的FFT處理器芯片運(yùn)行速度達(dá)到了100MHz,占用的FPGA門數(shù)為552806,電路的信噪比可以達(dá)到50dB以上,達(dá)到了高速高性能的設(shè)計(jì)要求。
標(biāo)簽： FPGA FFT 信號(hào)處理器
上傳時(shí)間： 2013-04-24
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標(biāo)簽： 快速傅里葉變換
上傳時(shí)間： 2013-04-24
上傳用戶：whenfly
隨著現(xiàn)代工業(yè)的高速發(fā)展，電力系統(tǒng)的非線性負(fù)荷日益增多，嚴(yán)重地污染了電網(wǎng)的環(huán)境，威脅著電網(wǎng)中的各種電氣設(shè)備的安全經(jīng)濟(jì)運(yùn)行，不論從保證電力系統(tǒng)和供電系統(tǒng)的安全經(jīng)濟(jì)運(yùn)行或是從保證設(shè)備和人身的安全來看，對(duì)諧波污染造成的危害影響加以經(jīng)常監(jiān)測(cè)和限制都是極為迫切的。諧波測(cè)量是諧波治理的重要前提條件，也是分析解決諧波治理問題的基本問題。國(guó)內(nèi)外已有各種諧波檢測(cè)的研究，形成了多種諧波檢測(cè)方法，基于快速傅立葉變化的FFT是當(dāng)前諧波檢測(cè)中應(yīng)用最為廣泛的一種諧波檢測(cè)方法。特別是經(jīng)過技術(shù)補(bǔ)償后的FFT算法，在諧波檢測(cè)中具有更好的性能。但該方法在實(shí)現(xiàn)上主要是采用通用DSP器件(比如TI公司產(chǎn)品)，其實(shí)時(shí)性不強(qiáng)，影響了檢測(cè)性能。隨著微電子技術(shù)和數(shù)字信號(hào)處理技術(shù)的發(fā)展，基于FPGA的數(shù)字信號(hào)處理具有高速、開發(fā)簡(jiǎn)便、易于形成ASIC等優(yōu)勢(shì)而得到了廣泛的應(yīng)用。論文在分析諧波測(cè)量方法的基礎(chǔ)上，提出了基于FPGA實(shí)現(xiàn)電網(wǎng)諧波測(cè)量系統(tǒng)。以嵌入式處理器NiosⅡ?yàn)楹诵?，?shí)現(xiàn)了電網(wǎng)諧波分析的周期圖功率譜分析方法。在整個(gè)系統(tǒng)硬件設(shè)計(jì)的基礎(chǔ)上，主要完成了基-28點(diǎn)、16點(diǎn)、32的FFT模塊、完成了求模運(yùn)算模塊以及輸出顯示模塊。通過比較仿真得到的方波、正弦信號(hào)的譜結(jié)構(gòu)與實(shí)際系統(tǒng)輸出的譜結(jié)構(gòu)，驗(yàn)證了該實(shí)現(xiàn)方法的正確性。
上傳時(shí)間： 2013-06-30
上傳用戶：無聊來刷下
差分跳頻(DFH)是集跳頻圖案、信息調(diào)制與解調(diào)于一體，是一個(gè)全面基于數(shù)字信號(hào)處理的全新概念的通信系統(tǒng)，其技術(shù)體制和原理與常規(guī)跳頻完全不同，較好地解決了數(shù)據(jù)速率和跟蹤干擾等問題，代表了當(dāng)前短波通信的一個(gè)重要發(fā)展方向。美國(guó)Sanders公司推出了名為CHESS的新型短波跳頻通信系統(tǒng)，并獲得了成功，但我國(guó)對(duì)該體制和技術(shù)的研究還處于初始階段，目前還不太成熟，離實(shí)際應(yīng)用還有一段距離。 本文主要基于FPGA芯片的基礎(chǔ)上對(duì)差分跳頻進(jìn)行了研究，用FPGA來實(shí)現(xiàn)數(shù)字信號(hào)處理可以很好地解決并行性和速度問題，而且其靈活的可配置特性，使得FPGA構(gòu)成的DSP系統(tǒng)非常易于修改、測(cè)試及硬件升級(jí)。而且設(shè)計(jì)中盡量采用軟件無線電體系結(jié)構(gòu)，減少模擬環(huán)節(jié)，把數(shù)字化處理盡量靠近天線，從而建立一個(gè)通用、標(biāo)準(zhǔn)、模塊化的硬件平臺(tái)，用軟件編程來實(shí)現(xiàn)差分跳頻的各種功能，從基于硬件的設(shè)計(jì)方法中解放出來。 本文首先介紹了課題背景及研究的意義，闡述了目前差分跳頻中頻率合成跟頻率識(shí)別的實(shí)現(xiàn)方案。在頻率合成中，著重對(duì)DDS的相位截?cái)嗾`差及幅度量化誤差進(jìn)行仿真，找出基于FPGA實(shí)現(xiàn)的最佳參數(shù)及改善方法。在頻率識(shí)別中，基于Xilinx公司提供FFT IP核，接收端中的位同步，頻率識(shí)別均在FFT的理論上進(jìn)行設(shè)計(jì)。最后根據(jù)設(shè)計(jì)方案制作基于FPGA的電路板。 設(shè)計(jì)中跳頻圖案、直接數(shù)字頻率合成器、頻率識(shí)別、位同步、跳頻圖案恢復(fù)、線性調(diào)頻z變換等模塊均采用Verilog和VHDL兩種通用硬件描述語言進(jìn)行設(shè)計(jì)，以便能夠在所有廠家的FPGA芯片中移植。
上傳時(shí)間： 2013-07-22
上傳用戶：yezhihao
隨著電子技術(shù)和集成電路技術(shù)的飛速發(fā)展，數(shù)字信號(hào)處理已經(jīng)廣泛地應(yīng)用于通信、信號(hào)處理、生物醫(yī)學(xué)以及自動(dòng)控制等領(lǐng)域中。離散傅立葉變換(DFT)及其快速算法FFT作為數(shù)字信號(hào)處理中的基本變換，有著廣泛的應(yīng)用。特別是近年來，基于FFT的ODFM技術(shù)的興起，進(jìn)一步推動(dòng)了對(duì)高速FFT處理器的研究。 FFT 算法從出現(xiàn)到現(xiàn)在已有四十多年代歷史，算法理論已經(jīng)趨于成熟，但是其具體實(shí)現(xiàn)方法卻值得研究。面向高速、大容量數(shù)據(jù)流的FFT實(shí)時(shí)處理，可以通過數(shù)據(jù)并行處理或者采用多級(jí)流水線結(jié)構(gòu)來實(shí)現(xiàn)。特別是流水線結(jié)構(gòu)使得FFT處理器在進(jìn)行不同點(diǎn)數(shù)的FFT計(jì)算時(shí)可以通過對(duì)模塊級(jí)數(shù)的控制很容易的實(shí)現(xiàn)。 本文在分析和比較了各種FFT算法后，選擇了基2和基4混合頻域抽取算法作為FFr處理器的實(shí)現(xiàn)算法，并提出了一種高速、處理點(diǎn)數(shù)可變的流水線結(jié)構(gòu)FFT處理器的實(shí)現(xiàn)方法。利用這種方法實(shí)現(xiàn)的FFT處理器成功的應(yīng)用到DAB接收機(jī)中，RTL級(jí)仿真結(jié)果表明FFT輸出結(jié)果與C模型輸出一致，在FPGA環(huán)境下仿真波形正確，用Ouaaus Ⅱ軟件綜合的最高工作頻率達(dá)到133MHz，滿足了高速處理的設(shè)計(jì)要求。
標(biāo)簽： FFT 流水線結(jié)構(gòu) 處理器
上傳時(shí)間： 2013-05-29
上傳用戶：GavinNeko
基于布里淵散射的分布式光纖傳感器是當(dāng)前國(guó)內(nèi)外研究的熱點(diǎn)。本文介紹了基于布里淵散射的分布式光纖傳感器的的原理、應(yīng)用；布里淵時(shí)域反射技術(shù)(BOTDR)和布里淵時(shí)域分析技術(shù)(BOTDA)的原理。 受激布里淵散射(SBS)的過程中，入射光和散射光滿足耦合振幅方程組。我們對(duì)該方程組采用有限差分法進(jìn)行數(shù)值計(jì)算，并用Matlab模擬計(jì)算過程，對(duì)布里淵散射信號(hào)進(jìn)行分析。 根據(jù)布里淵散射信號(hào)的特點(diǎn)，我們采用基于Morlet小波變換的DSP信號(hào)算法來處理 BOTDR傳感信號(hào)。通過對(duì)該算法的核心單元——快速傅立葉變換(FFT)的硬件實(shí)現(xiàn)，我們?cè)赟tratix FPGA上實(shí)現(xiàn)了基于Morlet小波變換的DSP算法的硬件電路設(shè)計(jì)。 最后，在此基礎(chǔ)上，我們對(duì)電路功能進(jìn)行實(shí)際的仿真和驗(yàn)證，并和Matlab得到結(jié)果進(jìn)行比較和分析。
標(biāo)簽： Morlet BOTDR 小波分析 信號(hào)處理
上傳時(shí)間： 2013-07-22
上傳用戶：牛布牛
DSP相關(guān)應(yīng)用碩士論文，對(duì)DSP產(chǎn)品的研發(fā)很有幫助
標(biāo)簽： DSP 磁懸浮 控制 系統(tǒng)研究
上傳時(shí)間： 2013-07-18
上傳用戶：a155166
該論文基于NIOS Ⅱ軟核處理器和Altera的FPGA技術(shù)，設(shè)計(jì)了一種便攜式的振動(dòng)頻譜分析儀，用于旋轉(zhuǎn)機(jī)械的故障監(jiān)測(cè)和診斷。以SOPC技術(shù)為手段，將信號(hào)采集和信號(hào)處理電路通過可編程片上系統(tǒng)來實(shí)現(xiàn)，其特點(diǎn)是將對(duì)ADC的控制、數(shù)字信號(hào)的濾波、快速傅立葉變換的設(shè)計(jì)，通過FPGA芯片集成在一起，以NIOS Ⅱ來完成32位CPU的狀態(tài)控制功能。工程機(jī)械、汽車車輛中都存在諸如發(fā)動(dòng)機(jī)類的旋轉(zhuǎn)機(jī)械，這類設(shè)備的異常振動(dòng)往往會(huì)影響正常工作，嚴(yán)重時(shí)還會(huì)出現(xiàn)各種重大事故，該分析儀可以實(shí)時(shí)地或定期地對(duì)發(fā)動(dòng)機(jī)、齒輪箱等旋轉(zhuǎn)機(jī)械進(jìn)行振動(dòng)頻譜分析和監(jiān)測(cè)，運(yùn)用于民用機(jī)械能產(chǎn)生非常好的經(jīng)濟(jì)效益。 該論文從四個(gè)方面進(jìn)行了研究工作。其一，利用FPGA對(duì)ADC芯片的工作進(jìn)行控制，使其在規(guī)定的時(shí)間內(nèi)與DSP模塊進(jìn)行數(shù)據(jù)交換，并對(duì)ADC各引腳時(shí)序進(jìn)行控制，使兩者協(xié)調(diào)同步工作，編制了相應(yīng)的VHDL語言程序。其二，采用SOPC Builder設(shè)計(jì)開發(fā)，實(shí)現(xiàn)了基于NIOS Ⅱ的32位CPU軟核，創(chuàng)建了相應(yīng)的C/C++和匯編的宏代碼，使得軟件可以訪問用戶自定義邏輯。對(duì)頂層設(shè)計(jì)產(chǎn)生的VHDL的RTL代碼和仿真文件進(jìn)行了綜合、編譯適配以及仿真。其三，配合Matlab和DSP Builder的強(qiáng)大功能進(jìn)行DSP模塊設(shè)計(jì)，開發(fā)出了FIR和FFT等功能模塊，并且添加到SOPC系統(tǒng)中，使其可以由NIOS Ⅱ很容易的調(diào)用。其四，在NIOS Ⅱ系統(tǒng)中添加了uC/OS Ⅱ操作系統(tǒng)，提高了整個(gè)系統(tǒng)的穩(wěn)定性，并且降低了開發(fā)難度，提高了系統(tǒng)升級(jí)的能力。由于整個(gè)設(shè)計(jì)是基于FPGA開發(fā)的，所以該系統(tǒng)包括了所有FPGA系統(tǒng)的特點(diǎn)，包括并行的DSP處理、在系統(tǒng)可編程、升級(jí)簡(jiǎn)單等特點(diǎn)，極易使設(shè)計(jì)產(chǎn)品化。
標(biāo)簽： FPGA 便攜式 振動(dòng)頻譜 分析儀
上傳時(shí)間： 2013-04-24
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