基于FPGA的DDS信號發(fā)生器的簡單實(shí)現(xiàn)。這種方法簡單可靠、控制方便，且具有很高的頻率分辨率和轉(zhuǎn)換速度，非常適合快速跳頻通信的要求。 DDS（直接數(shù)字合成）是近年來迅速發(fā)展起來的一種新的頻率合成方法。
標(biāo)簽： FPGA DDS 信號發(fā)生器
上傳時(shí)間： 2013-08-13
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verilog編寫基于fpga的DDS實(shí)現(xiàn)
標(biāo)簽： verilog fpga DDS 編寫
上傳時(shí)間： 2013-08-19
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SDRAM控制模塊；圖象采集系統(tǒng)說明性穩(wěn)當(dāng)；DSP圖象采集系統(tǒng)。SDRAM作為存儲(chǔ)器。
標(biāo)簽： SDRAM DSP 圖象采集
上傳時(shí)間： 2013-08-23
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基于FPGA的DDS和周期合成技術(shù)在EIS中的應(yīng)用,caj格式
標(biāo)簽： FPGA DDS EIS caj
上傳時(shí)間： 2013-08-26
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Verilog實(shí)現(xiàn)的DDS正弦信號發(fā)生器和測頻測相模塊，DDS模塊可產(chǎn)生兩路頻率和相位差均可預(yù)置調(diào)整的值正弦波，頻率范圍為20Hz-5MHz，相位范圍為0°-359°，測量的數(shù)據(jù)通過引腳傳輸給單片機(jī)，單片機(jī)進(jìn)行計(jì)算和顯示。
標(biāo)簽： Verilog DDS 正弦信號發(fā)生器 模塊
上傳時(shí)間： 2013-08-28
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dds設(shè)計(jì)，花了一個(gè)星期做的,verilog寫的，可生成多種波形，頻率范圍可上M,性能不錯(cuò)。
標(biāo)簽： Verilog dds 波形 語言
上傳時(shí)間： 2013-08-30
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dds信號發(fā)生器程序設(shè)計(jì)，框圖，基于CPLD控制的DDS數(shù)字頻率合成器設(shè)計(jì)
標(biāo)簽： dds 信號發(fā)生器 程序設(shè)計(jì)
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DDS技術(shù)應(yīng)用于FPGA實(shí)現(xiàn)正弦波（周期信號）的產(chǎn)生
標(biāo)簽： FPGA DDS 技術(shù)應(yīng)用 周期信號
上傳時(shí)間： 2013-08-31
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在無線傳送領(lǐng)域,基于FPGA 的DDS 實(shí)現(xiàn)的幾種方式
標(biāo)簽： FPGA DDS 無線傳送 方式
上傳時(shí)間： 2013-09-01
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DDS在現(xiàn)在運(yùn)用月來越廣泛，在相對帶寬、頻率轉(zhuǎn)換時(shí)間、相位連續(xù)性、正交輸出、高分辨力以及集成化等方面都遠(yuǎn)遠(yuǎn)超過了傳統(tǒng)頻率合成技術(shù)所能達(dá)到的水平，為系統(tǒng)提供了優(yōu)于模擬信號源的性能。利用DDS技術(shù)可以很方便地實(shí)現(xiàn)多種信號。在FPGA上實(shí)現(xiàn)的DDS
標(biāo)簽： DDS
上傳時(shí)間： 2013-09-05
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