DC使用全書，包含了DC完整的設(shè)計流程，非常簡潔，全是干貨，能節(jié)省你大量入門時間。
標(biāo)簽： DC使用全書
上傳時間： 2018-07-20
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使用全選主元高斯,約當(dāng)消去法求解線性方程組
上傳時間： 2015-07-11
上傳用戶：wangyi39
國外知名書籍Mobile System的電子文檔 將全書的精華以電子書方式展現(xiàn) 對於學(xué)習(xí)通訊網(wǎng)路系統(tǒng)的基礎(chǔ)相當(dāng)有幫助
標(biāo)簽： Mobile System 方式 系統(tǒng)
上傳時間： 2014-01-10
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VB中CommomDialog控件使用全解
標(biāo)簽： CommomDialog 控件
上傳時間： 2015-09-12
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verilog語言中 testbencch編寫-仿真工具綜合工具使用-全加器實例講解
標(biāo)簽： testbencch verilog 語言 編寫
上傳時間： 2013-12-18
上傳用戶：gmh1314
一個非常好的dc使用書籍 一個非常好的dc使用書籍
標(biāo)簽： 書籍
上傳時間： 2013-12-23
上傳用戶：zaizaibang
脈寬調(diào)制(PWM)DC/DC充全橋變換器適用于中大功率變換場合，為了實現(xiàn)其高效率、高功率密度和高可靠性，有必要研究其軟開關(guān)技術(shù)。《脈寬調(diào)制DC/DC全橋變換器的軟開關(guān)技術(shù)（第二版）》系統(tǒng)闡述PWM DC/民金橋變換器的軟開關(guān)技術(shù)。系統(tǒng)提出DC/DC金橋變換器的一族PWM控制方式，并對這些PWM控制方式進(jìn)行分析，指出為了實現(xiàn)PWM DC/DC全橋變換器的軟開關(guān)，必須引人超前橋臂和滯后橋臂的概念，而且超前橋臂只能實現(xiàn)零電壓開關(guān)(ZVS)，滯后橋臂可以實現(xiàn)ZVS或零電流開關(guān)(ZCS)鈕根據(jù)超前橋臂和滯后橋臀實現(xiàn)軟開關(guān)的方式，將軟開關(guān)PWM DC/DC全橋變換器歸納為ZVS和ZVZCS兩種類型，并討論這兩類變換器的電路拓?fù)洹⒖刂品绞胶凸ぷ髟怼Ｌ岢鱿敵稣鞫O管反向恢復(fù)引起的電壓振蕩的方法，包括加入籍位二極管與電流互感器和采用輸出倍流整流電路方法。介紹PWM DC/DC全橋變換器的主要元件，包括輸入濾波電容、高頻變壓器、輸出濾波電感和濾波電容的設(shè)計，介紹移相控制芯片UC3875的使用以及IGBT和MOSFET的驅(qū)動電路，給出一種采用ZVS PWM DC/DC全橋變換器的通訊用開關(guān)電源的設(shè)計實例。
標(biāo)簽： 脈寬調(diào)制 DC/DC全橋變換器 軟開關(guān)
上傳時間： 2022-07-05
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目前，大型設(shè)計一般推薦使用同步時序電路。同步時序電路基于時鐘觸發(fā)沿設(shè)計，對時鐘的周期、占空比、延時和抖動提出了更高的要求。為了滿足同步時序設(shè)計的要求，一般在FPGA設(shè)計中采用全局時鐘資源驅(qū)動設(shè)計的主時鐘，以達(dá)到最低的時鐘抖動和延遲。 FPGA全局時鐘資源一般使用全銅層工藝實現(xiàn)，并設(shè)計了專用時鐘緩沖與驅(qū)動結(jié)構(gòu)，從而使全局時鐘到達(dá)芯片內(nèi)部的所有可配置單元(CLB)、I/O單元 (IOB)和選擇性塊RAM(Block Select RAM)的時延和抖動都為最小。為了適應(yīng)復(fù)雜設(shè)計的需要，Xilinx的FPGA中集成的專用時鐘資源與數(shù)字延遲鎖相環(huán)(DLL)的數(shù)目不斷增加，最新的 Virtex II器件最多可以提供16個全局時鐘輸入端口和8個數(shù)字時鐘管理模塊(DCM)。與全局時鐘資源相關(guān)的原語常用的與全局時鐘資源相關(guān)的Xilinx器件原語包括：IBUFG、IBUFGDS、BUFG、BUFGP、BUFGCE、 BUFGMUX、BUFGDLL和DCM等，如圖1所示。
上傳時間： 2014-01-01
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目前，大型設(shè)計一般推薦使用同步時序電路。同步時序電路基于時鐘觸發(fā)沿設(shè)計，對時鐘的周期、占空比、延時和抖動提出了更高的要求。為了滿足同步時序設(shè)計的要求，一般在FPGA設(shè)計中采用全局時鐘資源驅(qū)動設(shè)計的主時鐘，以達(dá)到最低的時鐘抖動和延遲。 FPGA全局時鐘資源一般使用全銅層工藝實現(xiàn)，并設(shè)計了專用時鐘緩沖與驅(qū)動結(jié)構(gòu)，從而使全局時鐘到達(dá)芯片內(nèi)部的所有可配置單元(CLB)、I/O單元 (IOB)和選擇性塊RAM(Block Select RAM)的時延和抖動都為最小。為了適應(yīng)復(fù)雜設(shè)計的需要，Xilinx的FPGA中集成的專用時鐘資源與數(shù)字延遲鎖相環(huán)(DLL)的數(shù)目不斷增加，最新的 Virtex II器件最多可以提供16個全局時鐘輸入端口和8個數(shù)字時鐘管理模塊(DCM)。與全局時鐘資源相關(guān)的原語常用的與全局時鐘資源相關(guān)的Xilinx器件原語包括：IBUFG、IBUFGDS、BUFG、BUFGP、BUFGCE、 BUFGMUX、BUFGDLL和DCM等，如圖1所示。
上傳時間： 2013-11-20
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卷積碼是廣泛應(yīng)用于衛(wèi)星通信、無線通信等多種通信系統(tǒng)的信道編碼方式。Viterbi算法是卷積碼的最大似然譯碼算法，該算法譯碼性能好、速度快，并且硬件實現(xiàn)結(jié)構(gòu)比較簡單，是最佳的卷積碼譯碼算法。隨著可編程邏輯技術(shù)的不斷發(fā)展，使用FPGA實現(xiàn)Viterbi譯碼器的設(shè)計方法逐漸成為主流。不同通信系統(tǒng)所選用的卷積碼不同，因此設(shè)計可重配置的Viterbi譯碼器，使其能夠滿足多種通信系統(tǒng)的應(yīng)用需求，具有很重要的現(xiàn)實意義。 本文設(shè)計了基于FPGA的高速Viterbi譯碼器。在對Viterbi譯碼算法深入研究的基礎(chǔ)上，重點研究了Viterbi譯碼器核心組成模塊的電路實現(xiàn)算法。本設(shè)計中分支度量計算模塊采用只計算可能的分支度量值的方法，節(jié)省了資源；加比選模塊使用全并行結(jié)構(gòu)保證處理速度；幸存路徑管理模塊使用3指針偶算法的流水線結(jié)構(gòu)，大大提高了譯碼速度。在Xilinx ISE8.2i環(huán)境下，用VHDL硬件描述語言編寫程序，實現(xiàn)(2，1，7)卷積碼的Viterbi譯碼器。在(2，1，7)卷積碼譯碼器基礎(chǔ)上，擴(kuò)展了Viterbi譯碼器的通用性，使其能夠?qū)Σ煌木矸e碼譯碼。譯碼器根據(jù)不同的工作模式，可以對(2，1，7)、(2，1，9)、(3，1，7)和(3，1，9)四種廣泛運用的卷積碼譯碼，并且可以修改譯碼深度等改變譯碼器性能的參數(shù)。 本文用Simulink搭建編譯碼系統(tǒng)的通信鏈路，生成測試Viterbi譯碼器所需的軟判決輸入。使用ModelSim SE6.0對各種模式的譯碼器進(jìn)行全面仿真驗證，Xilinx ISE8.2i時序分析報告表明譯碼器布局布線后最高譯碼速度可達(dá)200MHz。在FPGA和DSP組成的硬件平臺上進(jìn)一步測試譯碼器，譯碼器運行穩(wěn)定可靠。最后，使用Simulink產(chǎn)生的數(shù)據(jù)對本文設(shè)計的Viterbi譯碼器的譯碼性能進(jìn)行了分析，仿真結(jié)果表明，在同等條件下，本文設(shè)計的Viterbi譯碼器與Simulink中的Viterbi譯碼器模塊的譯碼性能相當(dāng)。
上傳時間： 2013-06-24
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