關于verilog的各個基本模塊的源代碼，如加法器，寄存器，選擇器及各個測試文件
標簽： verilog 模塊 源代碼
上傳時間： 2014-01-01
上傳用戶：xsnjzljj
(2,1,9)卷積編解碼器，譯碼部分采用Vitebi譯碼算法，設計使用Verilog HDL語言，在Modelsim平臺下仿真通過
標簽： 卷積 編解碼器
上傳時間： 2013-12-17
上傳用戶：hphh
就是個譯碼器，用cpld實現的譯碼器是verilog寫的
標簽： 譯碼器
上傳時間： 2013-12-19
上傳用戶：as275944189
本程序為24小時計時器，穩定無誤差。簡單好用，是Verilog HDL語言初學者的指引。
標簽： 程序 計時器
上傳時間： 2016-11-20
上傳用戶：lizhen9880
偽隨機序列產生器－線性反饋移位寄存器，Verilog HDL 原代碼。
標簽： 偽隨機序列 產生器 線性反饋移位寄存器
上傳時間： 2016-12-04
上傳用戶：zl5712176
偽隨機序列產生器－代進位反饋移位寄存器，verilog hdl 原代碼。
標簽： 偽隨機序列 產生器 進位 反饋移位寄存器
上傳時間： 2014-09-05
上傳用戶：xymbian
偽隨機序列產生器－filtered 代進位反饋移位寄存器，verilog hdl 原代碼。
標簽： filtered 偽隨機序列 產生器 進位
上傳用戶：愛死愛死
模數變換器，采用verilog hdl編寫
標簽： 模數變換器
上傳時間： 2013-12-20
上傳用戶：bruce
Verilog的135個經典設計實例，直流電機控制，游戲機，三態總線，加法器，鎖存器等
標簽： Verilog 135 設計實例
上傳時間： 2013-12-09
上傳用戶：xuanchangri
一個verilog程序，寫的完善，有注釋，與其他蜂鳴器程序有較大改進，希望對初學者有幫助
標簽： verilog 程序
上傳用戶：wsf950131
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