用CPLD實現(xiàn)安全可靠的FPGA加密設(shè)計
上傳時間： 2022-07-20
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CPLD與FPGA的用途及區(qū)別
上傳時間： 2022-07-20
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FPGA、CPLD視頻教程和軟件資料 67G，VHDL、Quartus資源文件較大，存在百度網(wǎng)盤，附件中提供了分享鏈接和提取碼，打開即可轉(zhuǎn)存或下載。
標(biāo)簽： fpga cpld vhdl quartus
上傳時間： 2022-07-24
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基于Altera的Max10M08 FPGA的評估板設(shè)計(PCB+原理圖)2
標(biāo)簽： altera max10m08 fpga 評估 設(shè)計 pcb 原理圖
上傳時間： 2022-07-25
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隨著當(dāng)今科學(xué)技術(shù)的迅猛發(fā)展，數(shù)字圖像處理技術(shù)正在各個行業(yè)得到廣泛的應(yīng)用，而FPGA技術(shù)的不斷成熟改變了通常采用并行計算機或數(shù)字信號處理器(DSP)、專用集成電路(ASIC)等作為嵌入式處理器的慣例。可編程邏輯器件(FPGA)憑借其較低的開發(fā)成本、較高的并行處理速度、較大的靈活性及其較短的開發(fā)周期等特點，在圖像處理系統(tǒng)中有獨特的優(yōu)勢。 本文提出了一種基于FPGA的圖像采集處理系統(tǒng)解決方案，并選用低成本高性能的Altera公司的CycloneIII系列FPGA EP3C40F324為核心，設(shè)計開發(fā)了圖像采集處理的軟硬件綜合系統(tǒng)。文章闡述了如何在FPGA中嵌入NiosII軟核處理器并完成圖像采集處理系統(tǒng)功能的設(shè)計方案。硬件電路上，系統(tǒng)設(shè)計了三塊電路板：FPGA核心處理板、圖像采集卡、圖像顯示卡，其中通過I2C總線對采集卡的工作模式進行配置，在采集模塊控制下，將采集到的圖像數(shù)據(jù)存儲到SDRAM；根據(jù)VGA顯示原理及其時序關(guān)系，設(shè)計了VGA顯示輸出控制模塊，合成了VGA工作的控制信號，又根據(jù)VGA顯示器的工業(yè)標(biāo)準(zhǔn)，合成VGA接口的水平和幀同步信號。邏輯硬件上，應(yīng)用SOPCBuilder工具生成了FPGA內(nèi)部的邏輯硬件功能模塊，定制了NiosII IP core、CMOS圖像采集模塊、VGA Controller及其I2C總線接口，系統(tǒng)各模塊間通過Avalon總線連接起來。軟件部分，在NiosII內(nèi)核處理器上實現(xiàn)了彩色圖像顏色空間轉(zhuǎn)換、二值化、形態(tài)學(xué)腐蝕處理及其目標(biāo)定位等算法。實驗結(jié)果證明了本文提出的方案及算法的正確性，可行性。
標(biāo)簽： FPGA 圖像采集 處理系統(tǒng)
上傳時間： 2013-08-05
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現(xiàn)實生活中的語音不可避免的要受到周圍環(huán)境的影響，背景噪聲例如機械噪聲、街頭音樂噪音，其他說話者的話音等均會嚴重地影響語音信號的質(zhì)量：此外傳輸系統(tǒng)本身也會產(chǎn)生各種噪聲，因此接收端的信號為帶噪語音信號。混疊在語音信號中的噪聲按類別可分為環(huán)境噪聲等的加法性噪聲及電器線路干擾等的乘法性噪聲；按性質(zhì)可分為平穩(wěn)噪聲和非平穩(wěn)噪聲。 語音增強的根本目的就是凈化語音質(zhì)量。把不需要的噪音減低到最小程度。但是由于噪音的復(fù)雜性，很難歸納出一個統(tǒng)一的特征，因此不可能尋求一種算法完全適應(yīng)于所有的噪音消除，因此語音增強是一個復(fù)雜的工程。 有關(guān)抗噪聲技術(shù)的研究以及實際環(huán)境下的語音信號處理系統(tǒng)的開發(fā)，在國內(nèi)外已經(jīng)成為語音信號處理非常重要的研究課題，已經(jīng)作了大量的研究工作，取得了豐富的研究成果。本文僅對加性噪聲下的語音增強技術(shù)做了較為仔細的討論，我們先給出語音信號處理的基本理論，它是語音增強算法研究和實現(xiàn)的理論基礎(chǔ)，在此基礎(chǔ)總結(jié)了自適應(yīng)信號處理技術(shù)的特點以及在語音增強方面的應(yīng)用。選取工程領(lǐng)域最常用的自適應(yīng)LMS濾波算法和RLS濾波算法作為研究對象，提出了利用最小均方誤差意義下自適應(yīng)濾波器的輸出信號與主通道噪聲信號的等效關(guān)系，得到濾波器最佳自適應(yīng)參數(shù)的方法，并分析了在平穩(wěn)和非平穩(wěn)噪聲環(huán)境下，L M S濾波器族和R L S濾波器在不同噪音輸入下的權(quán)系數(shù)收斂速度、權(quán)系數(shù)穩(wěn)定性、跟蹤輸入信號的能力和信噪比的改善等特性。 研究了MATLAB語言程序設(shè)計和使用MALTLAB對語音算法進行仿真、并輸入了多種實際環(huán)境下的噪音進行濾波仿真并對仿真的結(jié)果進行比較和分析。總結(jié)出了LMS、NLMS、SIGN-ERROR-LMS、RLS自適應(yīng)濾波器在語音濾波方面的特點 和應(yīng)用情況。 最后在MATLAB仿真的基礎(chǔ)上，利用Altera公司的Cyclone2系列FPGA芯片和多種EDA工具，完成了L M S自適應(yīng)濾波器的FPGA設(shè)計。 關(guān)鍵詞：語音增強，背景噪音，自適應(yīng)濾波器，LMS，RLS，F(xiàn)PGA
上傳時間： 2013-04-24
上傳用戶：lijianyu172
隨著計算機和微電子技術(shù)的飛速發(fā)展，基于數(shù)字信號處理的示波器、信號發(fā)生器、邏輯分析儀和頻譜分析儀等測量儀器已經(jīng)應(yīng)用到各個領(lǐng)域并且發(fā)揮著重要作用，但這些儀器昂貴的價格阻礙了它們的普遍使用。 本文針對電子測量儀器技術(shù)發(fā)展和普及的情況，結(jié)合用FPGA實現(xiàn)數(shù)字信號處理的優(yōu)勢，研究一種基于FPGA的輔助性獨立電予測量儀器的軟件系統(tǒng)。這種儀器可以作為數(shù)模混合電路測試和驗證的工具，用來觀察模擬信號波形、數(shù)字信號時序波形、模擬信號的幅度頻譜，也可以用來產(chǎn)生DDS信號。在硬件選擇上，使用具有Altera公司CycloneⅡ器件的平臺來實現(xiàn)單片DSP系統(tǒng)，這種芯片成本低廉、工作速度快、技術(shù)兼容性好；在軟件設(shè)計上，采用基于FPGA的可編程數(shù)字邏輯設(shè)計方法，這種方法具有開發(fā)難度小、功能擴展簡單等優(yōu)點。設(shè)計中采用的關(guān)鍵技術(shù)包括：基于FPGA和IP Core的Verilog HDL設(shè)計、數(shù)據(jù)采集、數(shù)據(jù)存儲、數(shù)據(jù)處理以及數(shù)據(jù)波形的實時顯示。對這些技術(shù)的研究探討不僅有理論研究價值，在科學(xué)實驗和產(chǎn)品設(shè)計中同樣具有重要的實用價值。系統(tǒng)的設(shè)計以低資源、高性能為目標(biāo)，設(shè)計中采用了科學(xué)的模塊劃分、設(shè)計與集成的方法，在保持原四種信號處理功能不變的前提下，盡量多的節(jié)約各種FPGA資源，為實現(xiàn)低成本的輔助電子測量儀器提供了可能。
標(biāo)簽： FPGA 多功能電子 測量系統(tǒng)
上傳時間： 2013-06-05
上傳用戶：love_stanford
數(shù)字信息時代帶來了“信息大爆炸”，使數(shù)據(jù)量大增，而數(shù)字圖像數(shù)據(jù)更是如此，如果不對圖像數(shù)據(jù)進行有效的壓縮，那么圖像信息的存儲與傳輸將無法進行。顯然，尋求一種高效的圖像壓縮系統(tǒng)具有很大的現(xiàn)實意義。 本文基于大規(guī)模現(xiàn)場可編程邏輯陣列(FPGA)和高速數(shù)字信號處理器(DSP)協(xié)同作業(yè)，來完成實時圖像處理的系統(tǒng)設(shè)計。出于對系統(tǒng)設(shè)計上的性能和功耗方面的考慮，系統(tǒng)中FPGA 選用的是ALTERA公司的Cyclone系列芯片EP1C12Q240C8，DSP選用的是TI公司的55x系列芯片TMS320VC5502。該系統(tǒng)集圖像采集、壓縮、顯示和存儲功能于一體，其中DSP為主處理器負責(zé)圖像處理，F(xiàn)PGA為協(xié)處理器負責(zé)系統(tǒng)的所有數(shù)字邏輯控制。FPGA和DSP的工作之間形成流水，并且借助于一片雙口RAM(CY7C025AV-15AI)完成兩者的通訊。結(jié)合FPGA和DSP自身的特點，本文提出一種新穎的信息通信方式，借助于一片雙口RAM，其內(nèi)部按其存儲空間等分兩塊，利用乒乓技術(shù)完成對高速實時的圖像數(shù)據(jù)緩沖。 該系統(tǒng)從視頻采集、傳輸、壓縮到圖像存儲等整個過程的工作，分別由FPGA和DSP承擔(dān)。充分考慮到它們自身的優(yōu)缺點，在滿足系統(tǒng)實時性要求的同時，結(jié)構(gòu)靈活，便于以后的擴展與升級。結(jié)果表明，在TMS320VC5502實現(xiàn)了對采集圖像的JPEG壓縮，效果良好且滿足了實時性的要求，因此系統(tǒng)的功能得到了總體上的驗證。 關(guān)鍵詞：圖像處理；FPGA；DSP；JPEG
上傳時間： 2013-06-11
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任意波形發(fā)生器已成為現(xiàn)代測試領(lǐng)域應(yīng)用最為廣泛的通用儀器之一，代表了信號源的發(fā)展方向。直接數(shù)字頻率合成(DDS)是二十世紀(jì)七十年代初提出的一種全數(shù)字的頻率合成技術(shù)，其查表合成波形的方法可以滿足產(chǎn)生任意波形的要求。由于現(xiàn)場可編程門陣列(FPGA)具有高集成度、高速度、可實現(xiàn)大容量存儲器功能的特性，能有效地實現(xiàn)DDS技術(shù)，極大的提高函數(shù)發(fā)生器的性能，降低生產(chǎn)成本。 本文首先介紹了函數(shù)波形發(fā)生器的研究背景和DDS的理論。然后詳盡地敘述了用FPGA完成DDS模塊的設(shè)計過程，接著分析了整個設(shè)計中應(yīng)處理的問題，根據(jù)設(shè)計原理就功能上進行了劃分，將整個儀器功能劃分為控制模塊、外圍硬件、FPGA器件三個部分來實現(xiàn)。最后就這三個部分分別詳細地進行了闡述。 在實現(xiàn)過程中，本設(shè)計選用了Altera公司的EP2C35F672C6芯片作為產(chǎn)生波形數(shù)據(jù)的主芯片，充分利用了該芯片的超大集成性和快速性。在控制芯片上選用了三星公司的上S3C2440作為控制芯片。本設(shè)計中，F(xiàn)PGA芯片的設(shè)計和與控制芯片的接口設(shè)計是一個難點，本文利用Altera的設(shè)計工具QuartusⅡ并結(jié)合Verilog—HDL語言，采用硬件編程的方法很好地解決了這一問題。論文最后給出了系統(tǒng)的測量結(jié)果，并對誤差進行了一定分析，結(jié)果表明，可輸出步進為0.01Hz，頻率范圍0.01Hz～20MHz的正弦波、三角波、鋸齒波、方波，或0.01Hz～20KHz的任意波。通過實驗結(jié)果表明，本設(shè)計達到了預(yù)定的要求，并證明了采用軟硬件結(jié)合，利用FPGA技術(shù)實現(xiàn)任意波形發(fā)生器的方法是可行的。
標(biāo)簽： FPGA 函數(shù)信號發(fā)生器
上傳時間： 2013-08-03
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隨著電子技術(shù)的不斷發(fā)展和進步，嵌入式系統(tǒng)也越來越廣泛的滲入到人類生活的方方面面。我們生活中常用的手機、數(shù)碼相機、掌上電腦、便攜式掃描儀等等都應(yīng)用到了嵌入式系統(tǒng)。 論文首先介紹了嵌入式系統(tǒng)，包括嵌入式系統(tǒng)的構(gòu)成、特點、發(fā)展趨勢以及FPGA在嵌入式中的應(yīng)用等，指明嵌入式系統(tǒng)設(shè)計一般可分為硬件設(shè)計和軟件設(shè)計兩部分。 硬件設(shè)計部分，首先介紹了FPGA的相關(guān)知識，包括FPGA構(gòu)成、特性、開發(fā)工具、開發(fā)流程等，并對論文中選用的Altera公司的CyclonⅡ器件做了詳細的介紹。利用SOPC Builder、NiosⅡ等工具設(shè)計創(chuàng)建了NiosⅡ CPU內(nèi)核，添加以太網(wǎng)、Flash、PIO以及VGA接口等模塊，生成了一個Nios CPU內(nèi)核，完成硬件設(shè)計。 軟件設(shè)計部分，研究了嵌入式操作系統(tǒng)的發(fā)展、種類、特點等，簡單介紹了幾種代表性的嵌入式操作系統(tǒng)。選擇嵌入式操作系統(tǒng)時，綜合考慮了內(nèi)核、可移植性、可裁剪性、外掛模塊、成本、服務(wù)等各種因素，最終選用μCLinux操作系統(tǒng)。詳細介紹了μCLinux的特點、基本架構(gòu)、代碼結(jié)構(gòu)等。利用NiosⅡIDE為宿主機建立Linux開發(fā)環(huán)境。在IDE里配置Linux內(nèi)核和文件系統(tǒng)，編譯后上載到做好的硬件平臺上。啟動μCLinux后將一個C語言編寫的九宮格求解程序下載到開發(fā)板中運行，檢驗運行結(jié)果，驗證嵌入式系統(tǒng)的正確性。 論文所做的只是嵌入式系統(tǒng)的一個應(yīng)用實例。實際應(yīng)用過程中，用戶可以根據(jù)自己的實際需要對軟硬件進行修改，以實現(xiàn)不同的功能。
標(biāo)簽： FPGA 嵌入式系統(tǒng)設(shè)計
上傳時間： 2013-07-19
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