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Altera-<b>fpGA-CPLD</b>

  • 基于FPGA的實時視頻信號處理平臺的設計

    提出一種基于FPGA的實時視頻信號處理平臺的設計方法,該系統接收低幀率數字YCbCr 視頻信號,對接收的視頻信號進行格式和彩色空間轉換、像素和,利用片外SDRAM存儲器作為幀緩存且通過時序控制器進行幀率提高,最后通過VGA控制模塊對圖像信號進行像素放大并在VGA顯示器上實時顯示。整個設計使用Verilog HDL語言實現,采用Altera公司的EP2S60F1020C3N芯片作為核心器件并對功能進行了驗證。

    標簽: FPGA 實時視頻 信號處理平臺

    上傳時間: 2013-11-10

    上傳用戶:sjb555

  • 基于FPGA的數字穩定校正單元的實現

      為了實現對非相干雷達的接收相參處理,基于數字穩定校正(DSU)的原理,采用ALTERA公司的StratixⅡ系列芯片和VHDL編程語言,設計了一種基于FPGA的DSU硬件實現方法。實驗結果表明基于FPGA的DSU方法可以提高程序的執行效率和系統的實時性,可實現非相參雷達的相參化功能。

    標簽: FPGA 數字穩定校正

    上傳時間: 2013-10-14

    上傳用戶:603100257

  • 四大FPGA供應商專家談FPGA設計訣竅

     Actel、Altera、Lattice Semiconductor和Xilinx是目前業界最主要的四大FPGA供應商,為了 幫助中國的應用開發工程師更深入地了解FPGA的具體設計訣竅,我們特別邀請到了Altera系統應用 工程部總監Greg Steinke、Xilinx綜合方法經理Frederic Rivoallon、Xilinx高級技術市場工程師 Philippe Garrault、Xilinx產品應用工程部高級經理Chris Stinson、Xilinx IP解決方案工程部總 監Mike Frasier、Lattice Semiconductor應用工程部總監Bertrand Leigh和軟件產品規劃經理Mike Kendrick、Actel公司硅產品市場總監Martin Mason和應用高級經理Jonathan Alexander為大家傳經 授道。 他們將就一系列大家非常關心的關鍵設計問題發表他們的獨到見解,包括:什么是目前FPGA應用工 程師面對的最主要設計問題?如何解決?當開始一個新的FPGA設計時,你們會推薦客戶采用什么樣 的流程?對于I/O信號分布的處理,你們有什么建議可以提供 給客戶?如果你的客戶準備移植到另外一個FPGA、ASIC和結構化ASIC之間進行抉擇?(下)">結構化 ASIC或ASIC,你會建議你的客戶如何做?

    標簽: FPGA

    上傳時間: 2013-11-09

    上傳用戶:xinshou123456

  • 基于FPGA的DDS IP核設計方案

    以Altera公司的Quartus Ⅱ 7.2作為開發工具,研究了基于FPGA的DDS IP核設計,并給出基于Signal Tap II嵌入式邏輯分析儀的仿真測試結果。將設計的DDS IP核封裝成為SOPC Builder自定義的組件,結合32位嵌入式CPU軟核Nios II,構成可編程片上系統(SOPC),利用極少的硬件資源實現了可重構信號源。該系統基本功能都在FPGA芯片內完成,利用 SOPC技術,在一片 FPGA 芯片上實現了整個信號源的硬件開發平臺,達到既簡化電路設計、又提高系統穩定性和可靠性的目的。

    標簽: FPGA DDS IP核 設計方案

    上傳時間: 2013-11-06

    上傳用戶:songkun

  • FPGA電子課件_共8課

    學習FPGA的課件,內容含有軟件的介紹,Altera和Xilinx芯片的介紹,以及VHDL的編程風格。和一些實例講解。

    標簽: FPGA 電子課件

    上傳時間: 2013-10-15

    上傳用戶:xmsmh

  • 基于FPGA 的低成本長距離高速傳輸系統的設計與實現

    為解決目前高速信號處理中的數據傳輸速度瓶頸以及傳輸距離的問題,設計并實現了一種基于FPGA 的高速數據傳輸系統,本系統借助Altera Cyclone III FPGA 的LVDS I/O 通道產生LVDS 信號,穩定地完成了數據的高速、遠距離傳輸。系統所需的8B/10B 編解碼、數據時鐘恢復(CDR)、串/并行轉換電路、誤碼率計算模塊均在FPGA 內利用VHDL 語言設計實現,大大降低了系統互聯的復雜度和成本,提高了系統集成度和穩定性。

    標簽: FPGA 高速傳輸

    上傳時間: 2013-10-30

    上傳用戶:zhishenglu

  • 采用高速串行收發器Rocket I/O實現數據率為2.5 G

    摘要: 串行傳輸技術具有更高的傳輸速率和更低的設計成本, 已成為業界首選, 被廣泛應用于高速通信領域。提出了一種新的高速串行傳輸接口的設計方案, 改進了Aurora 協議數據幀格式定義的弊端, 并采用高速串行收發器Rocket I/O, 實現數據率為2.5 Gbps的高速串行傳輸。關鍵詞: 高速串行傳輸; Rocket I/O; Aurora 協議 為促使FPGA 芯片與串行傳輸技術更好地結合以滿足市場需求, Xilinx 公司適時推出了內嵌高速串行收發器RocketI/O 的Virtex II Pro 系列FPGA 和可升級的小型鏈路層協議———Aurora 協議。Rocket I/O支持從622 Mbps 至3.125 Gbps的全雙工傳輸速率, 還具有8 B/10 B 編解碼、時鐘生成及恢復等功能, 可以理想地適用于芯片之間或背板的高速串行數據傳輸。Aurora 協議是為專有上層協議或行業標準的上層協議提供透明接口的第一款串行互連協議, 可用于高速線性通路之間的點到點串行數據傳輸, 同時其可擴展的帶寬, 為系統設計人員提供了所需要的靈活性[4]。但該協議幀格式的定義存在弊端,會導致系統資源的浪費。本文提出的設計方案可以改進Aurora 協議的固有缺陷,提高系統性能, 實現數據率為2.5 Gbps 的高速串行傳輸, 具有良好的可行性和廣闊的應用前景。

    標簽: Rocket 2.5 高速串行 收發器

    上傳時間: 2013-11-06

    上傳用戶:smallfish

  • 基于FPGA 的單精度浮點數乘法器設計

    設計了一個基于FPGA的單精度浮點數乘法器.設計中采用改進的帶偏移量的冗余Booth3算法和跳躍式Wallace樹型結構,并提出對Wallace樹產生的2個偽和采用部分相加的方式,提高了乘法器的運算速度;加入對特殊值的處理模塊,完善了乘法器的功能.本設計在Altera DE2開發板上進行了驗證.

    標簽: FPGA 精度 浮點數 乘法器設計

    上傳時間: 2013-10-09

    上傳用戶:xjy441694216

  • TKS仿真器B系列快速入門

    TKS仿真器B系列快速入門

    標簽: TKS 仿真器 快速入門

    上傳時間: 2013-10-31

    上傳用戶:aix008

  • [CPLD-FPGA]《深入淺出玩轉FPGA視頻學習課程》35講全[wmv]

    [CPLD-FPGA]《深入淺出玩轉FPGA視頻學習課程》35講全[wmv] 附件比較大所以整理了視頻迅雷種子。

    標簽: CPLD-FPGA FPGA wmv 視頻

    上傳時間: 2013-10-11

    上傳用戶:23333

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