選用噪聲系數(shù)較低的Agilent E-PHEMT ATF-54143晶體管,采用集總元件網(wǎng)絡(luò)匹配方法,設(shè)計(jì)實(shí)現(xiàn)了一種GPS接收機(jī)前端低噪聲放大器。通過運(yùn)用Agilent公司的微波軟件ADS進(jìn)行設(shè)計(jì)、仿真和優(yōu)化,在PTFE基板上制作實(shí)現(xiàn)了該放大器。
標(biāo)簽： GPS 接收機(jī) 低噪聲放大器 方案
上傳時(shí)間： 2013-10-09
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結(jié)合坐標(biāo)采集和處理在新型激光光幕靶中的應(yīng)用，針對(duì)傳統(tǒng)激光光幕靶處理器I/O緊缺、處理速度慢、存在錯(cuò)報(bào)、漏報(bào)，無法測(cè)試子彈連發(fā)坐標(biāo)等問題，提出了一種以FPGA為核心的坐標(biāo)采集和處理系統(tǒng)的設(shè)計(jì)方法。設(shè)計(jì)中采用了自頂向下的設(shè)計(jì)方法，將該系統(tǒng)依據(jù)邏輯功能劃分為3個(gè)模塊，并在ISE 14.1和Modelsim中進(jìn)行設(shè)計(jì)、編譯、仿真，最后的仿真結(jié)果表明該系統(tǒng)能夠很好地采集到子彈的坐標(biāo)。
標(biāo)簽： FPGA 激光光幕靶 中的應(yīng)用
上傳時(shí)間： 2013-10-20
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EDA工程建模及其管理方法研究2 1 隨著微電子技術(shù)與計(jì)算機(jī)技術(shù)的日益成熟，電子設(shè)計(jì)自動(dòng)化(EDA)技術(shù)在電子產(chǎn)品與集成電路 (IC)芯片特別是單片集成(SoC)芯片的設(shè)計(jì)應(yīng)用中顯得越來越重要。EDA技術(shù)采用“自上至下”的設(shè)計(jì)思想，允許設(shè)計(jì)人員能夠從系統(tǒng)功能級(jí)或電路功能級(jí)進(jìn)行產(chǎn)品或芯片的設(shè)計(jì)，有利于產(chǎn)品在系統(tǒng)功能上的綜合優(yōu)化，從而提高了電子設(shè)計(jì)項(xiàng)目的協(xié)作開發(fā)效率，降低新產(chǎn)品的研發(fā)成本。 近十年來，EDA電路設(shè)計(jì)技術(shù)和工程管理方面的發(fā)展主要呈現(xiàn)出兩個(gè)趨勢(shì)： (1) 電路的集成水平已經(jīng)進(jìn)入了深亞微米的階段，其復(fù)雜程度以每年58％的幅度迅速增加，芯片設(shè)計(jì)的抽象層次越來越高，而產(chǎn)品的研發(fā)時(shí)限卻不斷縮短。 (2) IC芯片的開發(fā)過程也日趨復(fù)雜。從前期的整體設(shè)計(jì)、功能分，到具體的邏輯綜合、仿真測(cè)試，直至后期的電路封裝、排版布線，都需要反復(fù)的驗(yàn)證和修改，單靠個(gè)人力量無法完成。IC芯片的開發(fā)已經(jīng)實(shí)行多人分組協(xié)作。由此可見，如何提高設(shè)計(jì)的抽象層次，在較短時(shí)間內(nèi)設(shè)計(jì)出較高性能的芯片，如何改進(jìn)EDA工程管理，保證芯片在多組協(xié)作設(shè)計(jì)下的兼容性和穩(wěn)定性，已經(jīng)成為當(dāng)前EDA工程中最受關(guān)注的問題。
上傳時(shí)間： 2013-10-15
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本文利用Verilog HDL 語言自頂向下的設(shè)計(jì)方法設(shè)計(jì)多功能數(shù)字鐘，突出了其作為硬件描述語言的良好的可讀性、可移植性和易理解等優(yōu)點(diǎn)，并通過Altera QuartusⅡ 4.1 和ModelSim SE 6.0 完成綜合、仿真。此程序通過下載到FPGA 芯片后，可應(yīng)用于實(shí)際的數(shù)字鐘顯示中。 關(guān)鍵詞：Verilog HDL；硬件描述語言；FPGA Abstract: In this paper, the process of designing multifunctional digital clock by the Verilog HDL top-down design method is presented, which has shown the readability, portability and easily understanding of Verilog HDL as a hard description language. Circuit synthesis and simulation are performed by Altera QuartusⅡ 4.1 and ModelSim SE 6.0. The program can be used in the truly digital clock display by downloading to the FPGA chip. Keywords: Verilog HDL；hardware description language；FPGA
標(biāo)簽： Verilog HDL 多功能 數(shù)字
上傳時(shí)間： 2013-11-10
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運(yùn)用MATLAB進(jìn)行魯棒控制編程、仿真。
上傳時(shí)間： 2013-11-21
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設(shè)計(jì)了一個(gè)基于FPGA的數(shù)據(jù)采集系統(tǒng)，并用Verilog HDL語言作為描述語言實(shí)現(xiàn)了對(duì)TLC0820的采樣控制和FPGA的數(shù)據(jù)處理等過程的控制，以Xilinx ISE 9.1i軟件為平臺(tái)，進(jìn)行了設(shè)計(jì)輸入、分析與綜合、仿真與驗(yàn)證等過程仿真實(shí)現(xiàn)了這一系統(tǒng)。
標(biāo)簽： FPGA 數(shù)據(jù)采集 系統(tǒng)設(shè)計(jì)
上傳時(shí)間： 2013-10-08
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LabVIEW是實(shí)驗(yàn)室虛擬儀器集成環(huán)境（Laboratory Virtual Instrument Engineering Workbench）的簡(jiǎn)稱，是美國(guó)國(guó)家儀器公司（NATIONAL INSTRUMENTS，簡(jiǎn)稱NI）的創(chuàng)新軟件產(chǎn)品，也是目前應(yīng)用最廣、發(fā)展最快、功能最強(qiáng)的圖形化軟件集成開發(fā)環(huán)境。 LabVIEW是一種圖形化編程語言，又稱G語言。 其編寫的程序稱為虛擬儀器VI（Virtual Instrument），以.VI后綴。
標(biāo)簽： LabVIEW 計(jì)算機(jī) 虛擬儀器 圖形編程
上傳時(shí)間： 2013-10-29
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Hopfield 網(wǎng)——擅長(zhǎng)于聯(lián)想記憶與解迷路 實(shí)現(xiàn)H網(wǎng)聯(lián)想記憶的關(guān)鍵，是使被記憶的模式樣本對(duì)應(yīng)網(wǎng)絡(luò)能量函數(shù)的極小值。 設(shè)有M個(gè)N維記憶模式，通過對(duì)網(wǎng)絡(luò)N個(gè)神經(jīng)元之間連接權(quán) wij 和N個(gè)輸出閾值θj的設(shè)計(jì)，使得: 這M個(gè)記憶模式所對(duì)應(yīng)的網(wǎng)絡(luò)狀態(tài)正好是網(wǎng)絡(luò)能量函數(shù)的M個(gè)極小值。 比較困難，目前還沒有一個(gè)適應(yīng)任意形式的記憶模式的有效、通用的設(shè)計(jì)方法。 H網(wǎng)的算法 1）學(xué)習(xí)模式——決定權(quán)重 想要記憶的模式，用-1和1的2值表示 模式：-1，-1，1，-1，1，1，... 一般表示： 則任意兩個(gè)神經(jīng)元j、i間的權(quán)重： wij=∑ap(i)ap(j)，p=1…p； P：模式的總數(shù) ap(s)：第p個(gè)模式的第s個(gè)要素（-1或1） wij：第j個(gè)神經(jīng)元與第i個(gè)神經(jīng)元間的權(quán)重 i = j時(shí)，wij=0，即各神經(jīng)元的輸出不直接返回自身。 2)想起模式： 神經(jīng)元輸出值的初始化 想起時(shí)，一般是未知的輸入。設(shè)xi(0)為未知模式的第i個(gè)要素（-1或1） 將xi(0)作為相對(duì)應(yīng)的神經(jīng)元的初始值，其中，0意味t=0。 反復(fù)部分：對(duì)各神經(jīng)元，計(jì)算： xi (t+1) = f (∑wijxj（t）-θi), j=1…n, j≠i n—神經(jīng)元總數(shù) f（）--Sgn（） θi—神經(jīng)元i發(fā)火閾值 反復(fù)進(jìn)行，直到各個(gè)神經(jīng)元的輸出不再變化。
上傳時(shí)間： 2015-03-16
上傳用戶：JasonC
用vhdl的4x4的數(shù)據(jù)選擇器，在maxplusII下編譯、仿真通過。是構(gòu)成大型數(shù)字電路的重要部件。適合vhdl初學(xué)者分析學(xué)習(xí)。
標(biāo)簽： vhdl 4x4 數(shù)據(jù)選擇器
上傳時(shí)間： 2015-04-13
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MATLAB 的名稱源自 Matrix Laboratory ，它是一種科學(xué)計(jì)算軟件，專門以矩陣的形式處理數(shù)據(jù)。 MATLAB 將高性能的數(shù)值計(jì)算和可視化集成在一起，并提供了大量的內(nèi)置函數(shù)，從而被廣泛地應(yīng)用于科學(xué)計(jì)算、控制系統(tǒng)、信息處理等領(lǐng)域的分析、仿真和設(shè)計(jì)工作，而且利用 MATLAB 產(chǎn)品的開放式結(jié)構(gòu)，可以非常容易地對(duì) MATLAB 的功能進(jìn)行擴(kuò)充，從而在不斷深化對(duì)問題認(rèn)識(shí)的同時(shí)，不斷完善 MATLAB 產(chǎn)品以提高產(chǎn)品自身的競(jìng)爭(zhēng)能力。重點(diǎn)介紹MATLAB創(chuàng)建圖形用戶界面應(yīng)用程序的原則和方法，有大量具體的代碼創(chuàng)建界面并實(shí)現(xiàn)相應(yīng)用戶動(dòng)作的方法。
標(biāo)簽： Laboratory MATLAB Matrix
上傳時(shí)間： 2013-12-14
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