DVB-S(Digital Video Broadcasting bv Satellite)調(diào)制器是符合DVB-S協(xié)議的數(shù)字電視前端設(shè)備之一，也滿足我國數(shù)字電視衛(wèi)星廣播標(biāo)準(zhǔn)，該設(shè)備可以廣泛應(yīng)用于數(shù)字電視衛(wèi)星業(yè)務(wù)和相關(guān)數(shù)字電視業(yè)務(wù)。本文主要闡述了基于FPGA實(shí)現(xiàn)DVB-S調(diào)制器的信道編碼和調(diào)制，按功能對(duì)DVB-S信道編碼過程進(jìn)行模塊分解、模塊接口定義，針對(duì)每個(gè)模塊進(jìn)行工作原理分析、算法分析、HDL描述、時(shí)序仿真及FPGA實(shí)現(xiàn)；DVB-S調(diào)制器的核心是信道編碼和調(diào)制部分，利用FPGA在數(shù)字信號(hào)處理方面的優(yōu)勢(shì)，本文重點(diǎn)對(duì)其中的幾個(gè)關(guān)鍵模塊，包括RS編碼、卷積交織器和卷積穿孔編碼等的實(shí)現(xiàn)算法進(jìn)行了比較詳細(xì)的分析，并通過HDL描述和時(shí)序仿真來驗(yàn)證算法正確性；對(duì)FPGA各模塊的資源進(jìn)行了估計(jì)、利用Altera公司的Cyclone器件的內(nèi)部鎖相環(huán)實(shí)現(xiàn)ASI信號(hào)的接收；最后對(duì)整機(jī)進(jìn)行了測(cè)試，測(cè)試結(jié)果表明，本文設(shè)計(jì)的DVB-S調(diào)制器技術(shù)指標(biāo)滿足設(shè)計(jì)要求。
標(biāo)簽： FPGA DVBS 信道編碼 調(diào)制
上傳時(shí)間： 2013-04-24
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隨著科技的發(fā)展，電子電路的設(shè)計(jì)正逐漸擺脫傳統(tǒng)的設(shè)計(jì)模式?？删幊踢壿嬈骷坝布枋稣Z言的出現(xiàn)與發(fā)展從根本上改變了數(shù)字系統(tǒng)設(shè)計(jì)與實(shí)現(xiàn)的技術(shù)與方法，越來越多的數(shù)字信號(hào)處理系統(tǒng)采用可編程邏輯器件來實(shí)現(xiàn)。 數(shù)字濾波技術(shù)作為數(shù)字信號(hào)處理的基本分支之一，在各種數(shù)字信號(hào)處理中起著重要作用，被廣泛應(yīng)用于很多領(lǐng)域。其中有限長沖激響應(yīng)（FIR）濾波器，只有零點(diǎn)、系統(tǒng)穩(wěn)定、運(yùn)算速度快、具有線性相位的特性，設(shè)計(jì)靈活，在工程實(shí)際中獲得廣泛應(yīng)用。 本文以數(shù)字濾波器的基本理論為依據(jù)，通過對(duì)現(xiàn)場(chǎng)可編程門陣列（FPGA）內(nèi)部結(jié)構(gòu)的研究，結(jié)合軟件工程學(xué)中結(jié)構(gòu)化設(shè)計(jì)思想和硬件描述語言的特點(diǎn)，以9階FIR低通數(shù)字濾波器為例，采用Altera公司的EPIK30TC144-3器件完成了FIR數(shù)字濾波器的軟硬件設(shè)計(jì)。我們?cè)谠O(shè)計(jì)中采用了層次化、模塊化的設(shè)計(jì)思想，將整個(gè)濾波器劃分為多個(gè)功能模塊，利用VHDL語言進(jìn)行了各個(gè)功能模塊的設(shè)計(jì)。 為了使設(shè)計(jì)的過程和結(jié)果更為直觀，文中詳細(xì)介紹了核心及外圍硬件電路的設(shè)計(jì)過程，最終達(dá)到了基于FPGA硬件實(shí)現(xiàn)參數(shù)化FIR數(shù)字濾波器的目的。實(shí)驗(yàn)測(cè)試表明，本論文所設(shè)計(jì)的基于FPGA的9階FIR低通數(shù)字濾波器基本達(dá)到了設(shè)計(jì)指標(biāo)。依照此方法，只要修改參數(shù)，升級(jí)相關(guān)硬件，便可以更改濾波器性能，實(shí)現(xiàn)高通、帶通FIR數(shù)字濾波器，說明本設(shè)計(jì)具有普遍指導(dǎo)意義。
上傳時(shí)間： 2013-05-24
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本文主要研究了數(shù)字聲音廣播系統(tǒng)(DAB)內(nèi)交織器與解交織器的算法及硬件實(shí)現(xiàn)方法。時(shí)間交織器與解交織器的硬件實(shí)現(xiàn)可以有幾種實(shí)現(xiàn)方案，本文對(duì)其性能進(jìn)行了分析比較，選擇了一種工程中實(shí)用的設(shè)計(jì)方案進(jìn)行設(shè)計(jì)，并將設(shè)計(jì)結(jié)果以FPGA設(shè)計(jì)驗(yàn)證。時(shí)間解交織器的交織速度、電路面積、占用內(nèi)存、是設(shè)計(jì)中主要因素，文中采用了單口SRAM實(shí)現(xiàn)，減少了對(duì)存儲(chǔ)器的使用，利用lC設(shè)計(jì)的優(yōu)化設(shè)計(jì)方法來改善電路的面積。硬件實(shí)現(xiàn)是采用工業(yè)EDA標(biāo)準(zhǔn)Top-to-Down設(shè)計(jì)思想來設(shè)計(jì)時(shí)間解交織，使用verilogHDL硬件描述語言來描述解交織器，用Cadence Nc-verilog進(jìn)行仿真，Debussy進(jìn)行debug，在Altera公司的FPGA開發(fā)板上進(jìn)行測(cè)試，然后用ASIC實(shí)現(xiàn)。測(cè)試結(jié)果證明：時(shí)間解交織器的輸出正確，實(shí)現(xiàn)速度較快，占用面積較小。
上傳時(shí)間： 2013-04-24
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自適應(yīng)濾波器是智能天線技術(shù)中核心部分-自適應(yīng)波束成形器的關(guān)鍵技術(shù)，算法的高效穩(wěn)定性及硬件時(shí)鐘速率的快慢是判斷波束成形器性能優(yōu)劣的主要標(biāo)準(zhǔn)。 首先選取工程領(lǐng)域最常用的自適應(yīng)橫向LMS濾波算法作為研究對(duì)象，提出了利用最小均方誤差意義下自適應(yīng)濾波器的輸出信號(hào)與主通道噪聲信號(hào)的等效關(guān)系，得到濾波器最佳自適應(yīng)參數(shù)的方法。并分析了在平穩(wěn)和非平穩(wěn)環(huán)境噪聲下，濾波器的收斂速度、權(quán)系數(shù)穩(wěn)定性、跟蹤輸入信號(hào)的能力和信噪比的改善等特性。 在分析梯度自適應(yīng)格型算法的基礎(chǔ)上，提出利用最佳反射系數(shù)的收斂性和穩(wěn)定性，得到了梯度自適應(yīng)格型濾波器的定步長改進(jìn)方法；并以改進(jìn)的梯度自適應(yīng)格型和線性組合器組成梯度自適應(yīng)格型聯(lián)合處理算法，在同樣環(huán)境噪聲下，相比自適應(yīng)橫向LMS算法，其各項(xiàng)性能指標(biāo)都得到了極大地改善，而且有利于節(jié)省硬件資源。 設(shè)計(jì)了自適應(yīng)橫向LMS濾波器和梯度自適應(yīng)格型聯(lián)合處理濾波器的電路模型，并用馳豫超前技術(shù)對(duì)兩類濾波器進(jìn)行了流水線優(yōu)化。利用Altera公司的CycloneⅡ系列EP2C5T144C6芯片和多種EDA工具，完成了濾波器的FPGA硬件設(shè)計(jì)與仿真實(shí)現(xiàn)。并以FPGA實(shí)現(xiàn)的3節(jié)梯度自適應(yīng)格型聯(lián)合處理器為核心，設(shè)計(jì)了一種TD-SCDMA系統(tǒng)的自適應(yīng)波束成形器，分析表明可以很好地利用系統(tǒng)提供的參考信號(hào)對(duì)下行波束進(jìn)行自適應(yīng)成形。
標(biāo)簽： FPGA 自適應(yīng)濾波器 算法設(shè)計(jì)
上傳時(shí)間： 2013-07-16
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近年來，人們對(duì)無線數(shù)據(jù)和多媒體業(yè)務(wù)的需求迅猛增加，促進(jìn)了寬帶無線通信新技術(shù)的發(fā)展和應(yīng)用。正交頻分復(fù)用 (Orthogonal Frequency Division Multiolexing，OFDM)技術(shù)已經(jīng)廣泛應(yīng)用于各種高速寬帶無線通信系統(tǒng)中。然而 OFDM 系統(tǒng)相比單載波系統(tǒng)更容易受到頻偏和時(shí)偏的影響，因此如何有效地消除頻偏和時(shí)偏，實(shí)現(xiàn)系統(tǒng)的時(shí)頻同步是 OFDM 系統(tǒng)中非常關(guān)鍵的技術(shù)。 本文討論了非同步對(duì) OFDM 系統(tǒng)的影響，分析了當(dāng)前用于 OFDM 系統(tǒng)中基于數(shù)據(jù)符號(hào)的同步算法，并簡(jiǎn)單介紹非基于數(shù)據(jù)符號(hào)同步技術(shù)?；跀?shù)據(jù)符號(hào)的同步技術(shù)通過加入訓(xùn)練符號(hào)或?qū)ьl等附加信息，并利用導(dǎo)頻或訓(xùn)練符號(hào)的相關(guān)性實(shí)現(xiàn)時(shí)頻同步。此算法由于加入了附加信息，降低了帶寬利用率，但同步精度相對(duì)較高，同步捕獲時(shí)間較短。 隨著電子芯片技術(shù)的快速發(fā)展，電子設(shè)計(jì)自動(dòng)化 (Electronic DesignAutomation，EDA) 技術(shù)和可編程邏輯芯片 (FPGA/CPLD) 的應(yīng)用越來越受到大家的重視，為此文中對(duì) EDA 技術(shù)和 Altera 公司制造的 FPGA 芯片的原理和結(jié)構(gòu)特點(diǎn)進(jìn)行了闡述，還介紹了在相關(guān)軟件平臺(tái)進(jìn)行開發(fā)的系統(tǒng)流程。 論文在對(duì)基于數(shù)據(jù)符號(hào)三種算法進(jìn)行較詳細(xì)的分析和研究的基礎(chǔ)上，尤其改進(jìn)了基于導(dǎo)頻符號(hào)的同步算法之后，利用 Altera 公司的 FPGA 芯片EP1S25F102015 在 OuartusⅡ5.0 工具平臺(tái)上實(shí)現(xiàn)了 OFDM 同步的硬件設(shè)計(jì)，然后進(jìn)行了軟件仿真。其中對(duì)基于導(dǎo)頻符號(hào)同步的改進(jìn)算法硬件設(shè)計(jì)過程了進(jìn)行了詳細(xì)闡述。不僅如此，對(duì)于基于 PN 序列幀的同步算法和基于循環(huán)前綴 (Cycle Prefix，CP) 的極大似然 (Maximam Likelihood,ML)估計(jì)同步算法也有具體的仿真實(shí)現(xiàn)。 最后，文章還對(duì)它們進(jìn)行了比較，基于導(dǎo)頻符號(hào)同步設(shè)計(jì)的同步精度比較高，但是耗費(fèi)芯片的資源多，另一個(gè)缺點(diǎn)是沒有頻偏估計(jì)，因此運(yùn)用受到一定限制?；?PN 序列幀的同步設(shè)計(jì)使用了最少的芯片資源，但要提取 PN 序列中的信號(hào)數(shù)據(jù)有一定困難?；谘h(huán)前綴的同步設(shè)計(jì)占用了芯片 I/O 腳稍顯多。這幾種同步算法各有優(yōu)缺點(diǎn)，但可以根據(jù)不同的信道環(huán)境選用它們。
標(biāo)簽： FPGA 數(shù)據(jù) 同步的 仿真實(shí)現(xiàn)
上傳時(shí)間： 2013-04-24
上傳用戶：斷點(diǎn)PPpp
本文利用Verilog HDL語言在FPGA上實(shí)現(xiàn)IC總線的規(guī)范，又簡(jiǎn)要介紹了Quartus Ⅱ設(shè)計(jì)環(huán)境和設(shè)計(jì)方法，以及FPGA的設(shè)計(jì)流程。在此基礎(chǔ)上，重點(diǎn)介紹了I
上傳時(shí)間： 2013-04-24
上傳用戶：ajaxmoon
本文以研究嵌入式微處理器為主，自主地設(shè)計(jì)了能夠運(yùn)行MCS-51系列單片機(jī)指令的MCU系統(tǒng)。系統(tǒng)采用了VHDL 語言與原理框圖的綜合設(shè)計(jì)方法，并且在Altera公司的FPGA上通過驗(yàn)證。論文深入地研究了微處理器的指令系統(tǒng)和數(shù)據(jù)地址通路，采用VHDL 語言完成了取指單元，指令譯碼器單元，存儲(chǔ)器單元和邏輯運(yùn)算單元的電路模塊的設(shè)計(jì)與實(shí)現(xiàn)；研究了控制單元的實(shí)現(xiàn)方法和基于全局狀態(tài)機(jī)的設(shè)計(jì)理論，采用硬件描述語言完成了對(duì)各個(gè)控制線的相關(guān)設(shè)計(jì)與實(shí)現(xiàn)。論文通過原理示意圖和示例代碼的演示，著重介紹了指令譯碼器的實(shí)現(xiàn)方式，基于此種方式形成的譯碼電路還能夠?qū)崿F(xiàn)更為復(fù)雜的CISC指令。 本系統(tǒng)采用分模塊的設(shè)計(jì)方式，把具有相同功能的邏輯電路集中到一個(gè)框圖里，使得系統(tǒng)的可移植性大大地提高。系統(tǒng)還采用層次框圖的設(shè)計(jì)方式，把明顯地具有主從關(guān)系的電路放在不同的層次里，這也使得系統(tǒng)模塊功能的可擴(kuò)展性大大地增強(qiáng)。內(nèi)部邏輯共分為數(shù)據(jù)存儲(chǔ)器模塊；程序存儲(chǔ)器模塊；時(shí)序控制模塊；特殊功能寄存器模塊和Core核心模塊這五個(gè)部分，文中對(duì)各個(gè)模塊的設(shè)計(jì)作了詳細(xì)的介紹。本文在最后對(duì)已實(shí)現(xiàn)的部分典型指令進(jìn)行了邏輯仿真測(cè)試，測(cè)試結(jié)果表明，本文所設(shè)計(jì)的MCU系統(tǒng)能夠如預(yù)期地執(zhí)行相應(yīng)的指令。在指令執(zhí)行的過程中，相應(yīng)寄存器和總線上的值也均符合設(shè)計(jì)要求，實(shí)現(xiàn)了設(shè)計(jì)目標(biāo)。
上傳時(shí)間： 2013-06-05
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隨著信息技術(shù)的發(fā)展，數(shù)字信號(hào)的采集與處理在科學(xué)研究、工業(yè)生產(chǎn)、航空航天、醫(yī)療衛(wèi)生等部門得到越來越廣泛的應(yīng)用，這些應(yīng)用中對(duì)數(shù)字信號(hào)的傳輸速度提出了比較高的要求。傳統(tǒng)的基于ISA總線的信號(hào)傳輸效率低，嚴(yán)重制約著系統(tǒng)性能的提高。 PCI總線以其高性能、低成本、開放性、軟件兼容性等眾多優(yōu)點(diǎn)成為當(dāng)今最流行的計(jì)算機(jī)局部總線。但是，由于PCI總線硬件接口復(fù)雜、不易于接入、協(xié)議規(guī)范比較繁瑣等缺點(diǎn)，常常需要專用的接口芯片作為橋接，為了解決這一系列問題，本文提出了一種基于FPGA的PCI總線接口橋接邏輯的實(shí)現(xiàn)方案，支持PCI突發(fā)訪問方式，突發(fā)長度為8至128個(gè)雙字長度，核心FPGA芯片采用ALTERA公司的CYCLONE FPGA系列的EP1C6Q240C8，容量為6000個(gè)邏輯宏單元，速度為-8，編譯后系統(tǒng)速度可以達(dá)到80MHz，取得了良好的效果。 基于FPGA的PCI總線接口橋接邏輯的核心是PCI接口模塊。在硬件方面，特別討論了PCI接口模塊、地址轉(zhuǎn)換模塊、數(shù)據(jù)緩沖模塊、外部接口模塊和SRAM DMA控制模塊等五個(gè)功能模塊的設(shè)計(jì)方案和硬件電路實(shí)現(xiàn)方法，著重分析了PCI接口模塊的數(shù)據(jù)傳輸方式，采用模塊化的方法設(shè)計(jì)了內(nèi)部控制邏輯，并進(jìn)行了相關(guān)的時(shí)序仿真和邏輯驗(yàn)證，硬件需要軟件的配合才能實(shí)現(xiàn)其功能，因此設(shè)備驅(qū)動(dòng)程序的設(shè)計(jì)是一個(gè)重要部分，論文研究了Windows XP體系結(jié)構(gòu)下的WDM驅(qū)動(dòng)模式的組成、開發(fā)設(shè)備驅(qū)動(dòng)程序的工具以及開發(fā)系統(tǒng)實(shí)際硬件的設(shè)備驅(qū)動(dòng)程序時(shí)的一些關(guān)鍵技術(shù)。 本文最后利用基于FPGA的PCI總線接口橋接邏輯中的關(guān)鍵技術(shù)，對(duì)PCI數(shù)據(jù)采集卡進(jìn)行了整體方案的設(shè)計(jì)。該系統(tǒng)采用Altera公司的cyclone Ⅱ系列FPGA實(shí)現(xiàn)。
上傳時(shí)間： 2013-05-22
上傳用戶：彭玖華
現(xiàn)代通信系統(tǒng)要求通信距離遠(yuǎn)、通信容量大、傳輸質(zhì)量好。作為其關(guān)鍵技術(shù)之一的調(diào)制解調(diào)技術(shù)一直是人們研究的一個(gè)重要方向。用FPGA實(shí)現(xiàn)調(diào)制解調(diào)器具有體積小、功耗低、集成度高、可軟件升級(jí)、抗干擾能力強(qiáng)的特點(diǎn)，符合未來通信技術(shù)發(fā)展的方向。論文從以下幾個(gè)方面討論和實(shí)現(xiàn)了基于FPGA的調(diào)制解調(diào)系統(tǒng)。 論文首先介紹了調(diào)制解調(diào)系統(tǒng)的發(fā)展現(xiàn)狀及FPGA的相關(guān)知識(shí)。然后介紹了幾種常見的相位調(diào)制解調(diào)方式，重點(diǎn)是QDPSK調(diào)制解調(diào)系統(tǒng)的理論算法。 論文重點(diǎn)介紹了QDPSK解調(diào)調(diào)制系統(tǒng)的具體實(shí)現(xiàn)。首先，在在MATLAB環(huán)境下對(duì)系統(tǒng)里的每個(gè)子模塊完成了功能仿真，并取得滿意的仿真結(jié)果；其次，在QDPSK調(diào)制解調(diào)系統(tǒng)功能仿真正確的基礎(chǔ)上，對(duì)每個(gè)模塊的功能編寫C++算法，并且驗(yàn)證了算法的正確性和可實(shí)現(xiàn)性；最后，在altera公司的FPGA開發(fā)平臺(tái)Quartus Ⅱ 6.0上，采用Verilog硬件描述語言對(duì)QDPSK調(diào)制解調(diào)系統(tǒng)實(shí)現(xiàn)了時(shí)序仿真和綜合仿真。
標(biāo)簽： QDPSK FPGA 調(diào)制 解調(diào)技術(shù)
上傳時(shí)間： 2013-07-21
上傳用戶：moonkoo7
該論文基于NIOS Ⅱ軟核處理器和Altera的FPGA技術(shù)，設(shè)計(jì)了一種便攜式的振動(dòng)頻譜分析儀，用于旋轉(zhuǎn)機(jī)械的故障監(jiān)測(cè)和診斷。以SOPC技術(shù)為手段，將信號(hào)采集和信號(hào)處理電路通過可編程片上系統(tǒng)來實(shí)現(xiàn)，其特點(diǎn)是將對(duì)ADC的控制、數(shù)字信號(hào)的濾波、快速傅立葉變換的設(shè)計(jì)，通過FPGA芯片集成在一起，以NIOS Ⅱ來完成32位CPU的狀態(tài)控制功能。工程機(jī)械、汽車車輛中都存在諸如發(fā)動(dòng)機(jī)類的旋轉(zhuǎn)機(jī)械，這類設(shè)備的異常振動(dòng)往往會(huì)影響正常工作，嚴(yán)重時(shí)還會(huì)出現(xiàn)各種重大事故，該分析儀可以實(shí)時(shí)地或定期地對(duì)發(fā)動(dòng)機(jī)、齒輪箱等旋轉(zhuǎn)機(jī)械進(jìn)行振動(dòng)頻譜分析和監(jiān)測(cè)，運(yùn)用于民用機(jī)械能產(chǎn)生非常好的經(jīng)濟(jì)效益。 該論文從四個(gè)方面進(jìn)行了研究工作。其一，利用FPGA對(duì)ADC芯片的工作進(jìn)行控制，使其在規(guī)定的時(shí)間內(nèi)與DSP模塊進(jìn)行數(shù)據(jù)交換，并對(duì)ADC各引腳時(shí)序進(jìn)行控制，使兩者協(xié)調(diào)同步工作，編制了相應(yīng)的VHDL語言程序。其二，采用SOPC Builder設(shè)計(jì)開發(fā)，實(shí)現(xiàn)了基于NIOS Ⅱ的32位CPU軟核，創(chuàng)建了相應(yīng)的C/C++和匯編的宏代碼，使得軟件可以訪問用戶自定義邏輯。對(duì)頂層設(shè)計(jì)產(chǎn)生的VHDL的RTL代碼和仿真文件進(jìn)行了綜合、編譯適配以及仿真。其三，配合Matlab和DSP Builder的強(qiáng)大功能進(jìn)行DSP模塊設(shè)計(jì)，開發(fā)出了FIR和FFT等功能模塊，并且添加到SOPC系統(tǒng)中，使其可以由NIOS Ⅱ很容易的調(diào)用。其四，在NIOS Ⅱ系統(tǒng)中添加了uC/OS Ⅱ操作系統(tǒng)，提高了整個(gè)系統(tǒng)的穩(wěn)定性，并且降低了開發(fā)難度，提高了系統(tǒng)升級(jí)的能力。由于整個(gè)設(shè)計(jì)是基于FPGA開發(fā)的，所以該系統(tǒng)包括了所有FPGA系統(tǒng)的特點(diǎn)，包括并行的DSP處理、在系統(tǒng)可編程、升級(jí)簡(jiǎn)單等特點(diǎn)，極易使設(shè)計(jì)產(chǎn)品化。
標(biāo)簽： FPGA 便攜式 振動(dòng)頻譜 分析儀
上傳時(shí)間： 2013-04-24
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