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基于FPGA實(shí)現(xiàn)DVBS信道編碼及調(diào)制

  • 資源大?。?/b>2324 K
  • 上傳時(shí)間: 2013-04-24
  • 上傳用戶:zhhw254774338
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  • 標(biāo)      簽: FPGA DVBS 信道編碼 調(diào)制

資 源 簡(jiǎn) 介

DVB-S(Digital Video Broadcasting bv Satellite)調(diào)制器是符合DVB-S協(xié)議的數(shù)字電視前端設(shè)備之一,也滿足我國(guó)數(shù)字電視衛(wèi)星廣播標(biāo)準(zhǔn),該設(shè)備可以廣泛應(yīng)用于數(shù)字電視衛(wèi)星業(yè)務(wù)和相關(guān)數(shù)字電視業(yè)務(wù)。本文主要闡述了基于FPGA實(shí)現(xiàn)DVB-S調(diào)制器的信道編碼和調(diào)制,按功能對(duì)DVB-S信道編碼過(guò)程進(jìn)行模塊分解、模塊接口定義,針對(duì)每個(gè)模塊進(jìn)行工作原理分析、算法分析、HDL描述、時(shí)序仿真及FPGA實(shí)現(xiàn);DVB-S調(diào)制器的核心是信道編碼和調(diào)制部分,利用FPGA在數(shù)字信號(hào)處理方面的優(yōu)勢(shì),本文重點(diǎn)對(duì)其中的幾個(gè)關(guān)鍵模塊,包括RS編碼、卷積交織器和卷積穿孔編碼等的實(shí)現(xiàn)算法進(jìn)行了比較詳細(xì)的分析,并通過(guò)HDL描述和時(shí)序仿真來(lái)驗(yàn)證算法正確性;對(duì)FPGA各模塊的資源進(jìn)行了估計(jì)、利用Altera公司的Cyclone器件的內(nèi)部鎖相環(huán)實(shí)現(xiàn)ASI信號(hào)的接收;最后對(duì)整機(jī)進(jìn)行了測(cè)試,測(cè)試結(jié)果表明,本文設(shè)計(jì)的DVB-S調(diào)制器技術(shù)指標(biāo)滿足設(shè)計(jì)要求。

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