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上傳時間： 2022-06-06
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標簽： pcb
上傳時間： 2022-06-06
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三相相序缺相檢測電路TC783A TC783A為三相相序和缺相檢測電路，可用作檢測三相正弦波電壓的相序和缺相狀態，同時有保護功能，具有單電源，功耗小，功能強，輸入阻抗高，采樣方便，外接元件少等優點。使用在控制板上，對三相電壓進行指示；也可在電機上使用，對電機的正反轉進行控制和缺相進行保護。一.TC783A電路具備以下特點：單電源工作，電源電壓9-15V。對輸入正弦波電壓設計為施密特檢測，有效去除干擾。動態檢測三相的存在，分別對三相輸出指示。正反序輸出指示。有過壓保護的設計，外電壓和內基準比較，有鎖定和不鎖定兩種輸出。二、電路框圖與工作原理三相電壓信號A、B、C經分壓電阻網絡分別進入電路1、2、3腳，通過對正弦波進行施密特檢測了解信號的存在并送入缺相檢測電路檢測后輸出指示，電路13腳為內部脈沖發生電路的外接電容約為0.1-0.15u。三相正弦輸入正常時，對應A、B、C輸入1、2、3腳的輸出端12、11、10腳輸出為低電平；當某一相沒有輸入信號時，對應的輸出腳上將有高電平。根據缺相檢測的結果，在不缺相的情況下相序指示電路將輸出相序，在三相電壓信號A、B、C進入電路1、2、3腳的狀態下，9腳輸出高電平指示正序；而在三相電壓信號A、C、B進入電路1、2、3腳的狀態下，8腳輸出高電平指示反序。在缺相狀態下，9腳8腳皆輸出低電平。電路另外還設計了保護電路，可對過流、過壓信號進行檢測和輸出。5腳為采樣輸入端，輸入信號與電路內的6V基準比較，并在電路6腳輸出。如果采樣高于6V，輸出高電平。4腳對輸出方式將有兩種控制選擇：4腳接低電平，輸出為不鎖定輸出，即輸入高輸出高，輸入低輸出低；4腳接高電平，輸出為鎖定輸出，這時輸入高輸出高，而輸入低后輸出仍高，需要4腳接地復位才能輸出低。用戶進行選擇。
上傳時間： 2022-06-25
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ASR M08-B設置軟件 V3.2 arduino 2560+ASRM08-B測試程序 arduino UNO+ASRM08-B測試程序語音控制臺燈電路圖及C51源碼(不帶校驗碼) 繼電器模塊設置。 ASR M08-B是一款語音識別模塊。首先對模塊添加一些關鍵字，對著該模塊說出關鍵字，串口會返回三位的數，如果是返回特定的三位數字，還會引起ASR M08-B的相關引腳電平的變化。【測試】①打開“ASR M08-B設置軟件 V3.2.exe”。②選擇“串口號”、“打開串口”、點選“十六進制顯示”。③將USB轉串口模塊連接到語音識別模塊上。接線方法如下：語音模塊TXD --> USB模塊RXD語音模塊RXD --> USB模塊TXD語音模塊GND --> USB模塊GND語音模塊3V3 --> USB模塊3V3（此端為3.3V電源供電端。）④將模塊的開關撥到“A”端，最好再按一次上面的大按鈕（按一次即可，為了確保模塊工作在正確的模式）。⑤對著模塊說“開燈”、“關燈”模塊會返回“0B”、“0A”，表示正常(注意：0B對應返回值010，0B對應返回值010，返回是16進制顯示的嘛，設置的時候是10進制設置的)。
標簽： ASR M08-B
上傳時間： 2022-07-06
上傳用戶：aben
基于Verilog-HDL的硬件電路的實現 9.1 簡單的可編程單脈沖發生器 9.1.1 由系統功能描述時序關系 9.1.2 流程圖的設計 9.1.3 系統功能描述 9.1.4 邏輯框圖 9.1.5 延時模塊的詳細描述及仿真 9.1.6 功能模塊Verilog-HDL描述的模塊化方法 9.1.7 輸入檢測模塊的詳細描述及仿真 9.1.8 計數模塊的詳細描述 9.1.9 可編程單脈沖發生器的系統仿真 9.1.10 可編程單脈沖發生器的硬件實現 9.1.11 關于電路設計中常用的幾個有關名詞
標簽： Verilog-HDL 9.1 功能描述
上傳時間： 2015-09-16
上傳用戶：chfanjiang
基于Verilog-HDL的硬件電路的實現 9.2 具有LCD顯示單元的可編程單脈沖發生器 9.2.1 LCD顯示單元的工作原理 9.2.2 顯示邏輯設計的思路與流程 9.2.3 LCD顯示單元的硬件實現 9.2.4 可編程單脈沖數據的BCD碼化 9.2.5 task的使用方法 9.2.6 for循環語句的使用方法 9.2.7 二進制數轉換BCD碼的硬件實現 9.2.8 可編程單脈沖發生器與顯示單元的接口 9.2.9 具有LCD顯示單元的可編程單脈沖發生器的硬件實現 9.2.10 編譯指令-"文件包含"處理的使用方法
標簽： Verilog-HDL LCD 9.2 顯示單元
上傳時間： 2014-06-23
上傳用戶：xc216
基于Verilog-HDL的硬件電路的實現 9.3 脈沖計數與顯示 9.3.1 脈沖計數器的工作原理 9.3.2 計數模塊的設計與實現 9.3.3 parameter的使用方法 9.3.4 repeat循環語句的使用方法 9.3.5 系統函數$random的使用方法 9.3.6 脈沖計數器的Verilog-HDL描述 9.3.7 特定脈沖序列的發生 9.3.8 脈沖計數器的硬件實現
標簽： Verilog-HDL parameter 9.3 硬件電路
上傳時間： 2013-12-14
上傳用戶：jeffery
基于Verilog-HDL的硬件電路的實現 9.5 脈沖周期的測量與顯示 9.5.1 脈沖周期的測量原理 9.5.2 周期計的工作原理 9.5.3 周期測量模塊的設計與實現 9.5.4 forever循環語句的使用方法 9.5.5 disable禁止語句的使用方法 9.5.6 時標信號發生模塊的設計與實現 9.5.7 周期計的Verilog-HDL描述 9.5.8 周期計的硬件實現 9.5.9 周期測量模塊的設計與實現之二 9.5.10 改進型周期計的Verilog-HDL描述 9.5.11 改進型周期計的硬件實現 9.5.12 兩種周期計的對比
標簽： Verilog-HDL 周期 9.5 脈沖
上傳時間： 2015-09-16
上傳用戶：皇族傳媒
基于Verilog-HDL的硬件電路的實現 9.6 脈沖高電平和低電平持續時間的測量與顯示 9.6.1 脈沖高電平和低電平持續時間測量的工作原理 9.6.2 高低電平持續時間測量模塊的設計與實現 9.6.3 改進型高低電平持續時間測量模塊的設計與實現 9.6.4 begin聲明語句的使用方法 9.6.5 initial語句和always語句的使用方法 9.6.6 時標信號發生模塊的設計與實現 9.6.7 脈沖高低電平持續時間測量的Verilog-HDL描述 9.6.8 脈沖高低電平持續時間測量的硬件實現
標簽： Verilog-HDL 低電平 9.6 時間測量
上傳時間： 2013-11-30
上傳用戶：chenlong
基于Verilog-HDL的硬件電路的實現 9.7 步進電機的控制 9.7.1 步進電機驅動的邏輯符號 9.7.2 步進電機驅動的時序圖 9.7.3 步進電機驅動的邏輯框圖 9.7.4 計數模塊的設計與實現 9.7.5 譯碼模塊的設計與實現 9.7.6 步進電機驅動的Verilog-HDL描述 9.7.7 編譯指令-"宏替換`define"的使用方法 9.7.8 編譯指令-"時間尺度`timescale"的使用方法 9.7.9 系統任務-"$finish"的使用方法 9.7.10 步進電機驅動的硬件實現
標簽： Verilog-HDL 步進電機驅動 9.7 硬件電路
上傳時間： 2014-01-23
上傳用戶：拔絲土豆
