設(shè)計(jì)了一種基于CPLD(復(fù)雜可編程邏輯器件)的低頻數(shù)字相位測(cè)量?jī)x
標(biāo)簽: 可編程邏輯器件 低頻 數(shù)字 相位測(cè)量?jī)x
上傳時(shí)間: 2013-08-11
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信號(hào)處理FPGA實(shí)現(xiàn)參考,IEEE transaction 的一篇文章。主要針對(duì)信號(hào)處理中加窗、FFT、VSLI快速實(shí)現(xiàn)中誤差地等問(wèn)題。
標(biāo)簽: transaction FPGA IEEE 信號(hào)處理
上傳時(shí)間: 2013-08-12
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一份對(duì)于初學(xué)都很有用的FPGA教程,PDF格式的.
標(biāo)簽: FPGA 教程
上傳時(shí)間: 2013-08-13
上傳用戶:jennyzai
用FPGA器件實(shí)現(xiàn)UART核心功能的一種方法.doc
標(biāo)簽: FPGA UART 器件 核心
上傳時(shí)間: 2013-08-14
上傳用戶:1583060504
遠(yuǎn)立科技的一份FPGA工程師培訓(xùn)文檔,有些內(nèi)容講點(diǎn)比較深入,值得學(xué)習(xí)。希望能對(duì)初學(xué)者一些提示之類的吧
標(biāo)簽: FPGA 工程師 文檔
上傳用戶:lijinchuan
FFT算法的一種基于FPGA器件的實(shí)現(xiàn),供FPGA—DSP方向人員參考
標(biāo)簽: FPGA FFT 算法 器件
上傳時(shí)間: 2013-08-15
上傳用戶:sardinescn
本文介紹一種以CPLD[1]為核心、以VHDL[2]為開(kāi)發(fā)工具的時(shí)間控制器,該控制器不僅具有時(shí)間功能,而且具有定時(shí)器功能,能在00:00~23:59之間任意設(shè)定開(kāi)啟時(shí)間和關(guān)閉時(shí)間,其設(shè)置方便、靈活,廣泛應(yīng)用于路燈、廣告燈箱、霓虹燈等處的定時(shí)控制。
標(biāo)簽: CPLD VHDL 核心 開(kāi)發(fā)工具
上傳時(shí)間: 2013-08-16
上傳用戶:chenjjer
是基于FPGA高速設(shè)計(jì)指導(dǎo)的一篇文章,很好的!
標(biāo)簽: FPGA 高速設(shè)計(jì)
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一種基于FPGA 實(shí)現(xiàn)的全并行結(jié)構(gòu)FFT 設(shè)計(jì)方法,采用全并行加流水結(jié)構(gòu), 可在一個(gè)時(shí)鐘節(jié)拍內(nèi)完成32 點(diǎn)FFT 運(yùn)算的功能, 設(shè)計(jì)最高運(yùn)算速度可達(dá)11ns
標(biāo)簽: FPGA FFT 并行 設(shè)計(jì)方法
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6713emiftofpgatopci,這個(gè)是完整的一套從6713的emif到fpga的雙口ram,然后主機(jī)通過(guò)9054到雙口ram,交換數(shù)據(jù)完成
標(biāo)簽: 6713 emif fpga ram
上傳時(shí)間: 2013-08-18
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